JPH04503287A - オンボード単位ゲイン反転増幅器を有するディジタル―アナログ・コンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 オンボー゛イン　−　る−゛イジ　ルーア　ログ・コンパ−肢出光野 本発明は、ディジタル−アナログ・コンバータに関する。更に詳細には、本発明 は、アナログ接地電流消去を存するとともにユニポーラとバイポーラの両方のモ ードで動作可能な４クオドラント　ディジタル−アナログ・コンバータに関する 。

意量技街 現在のディジタル−アナログ・コンバータ（ＤＡＣ）の多くは、Ｒ−２Ｒ型式で 構成されている。第１図は、従来の８ビットＲ−２ＲラダーＤＡＣの簡略化した 回路図である。スイッチＳ１乃至Ｓ８は、ＤＡＣへの８ビツト・ディジタル入力 ワードによって制御されるＦＥＴスイッチである。そのディジタル・ワードにお ける各ビット位置は、それぞれのスイッチを制御して、回路のそれぞれのレッグ （即ち、スイッチの上の抵抗２Ｒ）を介して、対応ピントが０の場合アナログ接 地１２に、そして対応ビットが１の場合加算接続点（Ｓｕｍｓ＋ｉｎｇ　ｊｕｎ ｃｔｉｏｎ）に電流を送出する。Ｓｌはディジタル・ワードの最上位ビットによ って制御され、後続の各スイッチは次に上位のピントによって制御される。加算 接続点１４は出カバソファ・アンプ１６によって仮想接地に保持される。Ｒ及び ２Ｒのインピーダンスを有する抵抗の配置によって、各レッグの電流は前の（即 ち、次に上位のビットの）電流の半分になる。しかし、レンゲ（ｌｅｇ）　９に は抵抗２Ｒと直列に抵抗Ｒがないので、レッグ８と９の電流は等しくなる。

Ｒ−２Ｒラダーへの入力電圧Ｖｒｅｆは、ラダーに電流■を供給する基準電圧で ある。Ｒ−２Ｒ配置によって、入力電流Ｉは、スイッチ５ｌ−３８及びディジタ ル入力ワードに従って、アナログ接地１２と加算接続点１４とに分割される。バ ッファ・アンプ１６は加算ノード１４の電流を電圧Ｖｏｕｔに変換する。そのＶ ｏｕｔはディジタル入力ワードに対応するアナログ出力電圧となる。

例えば、ディジタル入力ワードが１ｏｏｔｏｏｔｏの場合、レッグ１．４及び７ を流れる電流は加算ノード１４に向けられ、レッグ２．　３．　５．　６及び８ を流れる電流はアナログ接地１２に送られることになる。レッグ１を流れる電流 をｌｍ５ｂとすると、加算接続点１４の電流はｌｍ５ｂ　＋１／８　ｌｍ５ｂ　 ＋１／１２８ｍｓｂとなる。残りの電流１／２１ｍ５ｂ　＋１／４　１＋ｓｓｂ 　＋１／１６１ｍ５ｂ　＋１／３２１ｍ５ｂ　＋１／１２８　ｌｍ５ｂはアナロ グ接地に送られる。バッファ・アンプ１６は加算接続点１４の電流をＶｏｕｔで 電圧に変換する。そのバッファ・アンプ１６は反転増幅器（ｉｎｖｅｒｔｉｎｇ 　ａｍｐｌｉｔｊｅｒ）であるので、Ｖｏｕｔは、Ｖｒｅｆが正の電圧の場合、 負の電圧になる。正の出力電圧を得るためには、Ｖｏｕｔ信号はＤＡＣの信号処 理の後段で反転されることになる。

図１に示されるＲ−２Ｒラダー（Ｒ２Ｒ１ａｄｄｅｒ）はユニ・ポーラ・モード においてのみ動作するために構成されている。即ち、その出力は供給されたＶ　 ｒｅｆの正極で唯一あり得る。４象限動作（ｆｏｕｒ　ｑｕａｄｒａｎｔ　ｏｐ ｅｒａｔｉｏｎ）を得る、即ちオフセット２進又は２つの相補コードを使用する 正又は負のディジタル入力ワードに応答して正又は負のアナログ出力電圧を許容 するために、１／２　Ｔｒｅｆに等しくかつ反対のオフセット電流は加算接続点 １４に加えられる。これはＤＡＣのフルスケール範囲で確実に１７２だけオフセ ットするようにＶｏｕｔに電圧を生じる。そこで、もしユニ・ポーラ・モードに おけるＶｏｕｔが０から５ボルトの範囲を有するならば、Ｖｏｕｔはバイポーラ ・モードにおいて±２．５ボルトのフルスケール範囲を有することになる。オフ セット基準電流は分離したオフセント基準により与えられても良い。さらに一般 には、それは温度で出力零のドリフトを最小にするためにＤＡＣの基礎Ｖｒｅｆ 信号から導かれる。

もし、Ｒ−２Ｒラダーに見られるアナログ・グランドすなわち、アナログ接地１ ２が関連する回路要素（即ち、チップ・グランド・ビン・コネクタ）に見られる 真のグランド（すなわち、実質上の接地）からドリフトするならば、誤差がＤＡ Ｃのアナログ出力の中に導入される。理想的には、スイッチ端子からグランドに 導く導体及びグランド線自体は完全導体であり、そして回路に電気的抵抗を与え ない。しかし、不幸にも、ＤＡＣの導体は小さいが無視できない抵抗を回路に与 える。この抵抗は、スイッチ端子に電圧を生じ、真のグランドからあるオフセッ ト値へとドリフトし、このためオフセット動作はアナログ・グランド１２と加算 接続点１４の両者に電流を流しそして不正確な読みを生しる。呼称されているよ うに、最下位ピント（Ｖｒｅｆ及び分解能のピント数によって決定されるような ）の約１７２又はそれ以上の振幅であるアナログ・グランド・ドリフトはＤＡＣ の不正確な動作を生じ、そしてそのドリフトは許容できない、不幸にも、１／２ 最下位ビット（Ｉｓｂ　）より大きい誤差は容易に蓄積され、特にＤＡＣの多機 能を実行するモノリシック・チップにおいて著るしい。このようなチ・ノブにお いて、アナログ・グランドに接続されるビンとＤＡＣの実際のスイッチ間の導体 抵抗の総合値は全く重要であり、そして特に一層高い精度のＤＡＣにおいて面倒 である。

例えば、１０ポルトの基準電圧を有する１２ピノ）ＤＡＣは２．５ｍＶの最下位 ビット値を有するであろう。１．２５ｍＶ　（１／２１ｓｂ　）以上のアナログ ・グランド・ドリフトはＤＡＣのアナログ出力において誤差を生じるであろう。

もし、グランド・ワイヤが回路に対して１オームの抵抗を与えるならば、このと き頂度１　、２５ｍＡのアナログ・グランド電流が１．２５ｍＶの許容できない アナログ・グランド・ドリフトを生じるであろう。

従来技術のＤＡＣにおけるそのアナログ出力に導入されるもう１つの誤差は、そ のＲ−２Ｒラダー内に使用したＦＥＴスイッチ、並に追加のＦＥＴスイッチ（こ れら追加のＦＥＴスイッチは、ユニポーラ動作またはパンポーラ動作を選択した り、またそのＤＡＣのフルスケール・レンジを選択したりする目的のために含め るようにすることがある）の温度依存性に起因するものである。それらＦＥＴス イッチのその回路に示す抵抗は、温度と共にドリフトし、これによってそのアナ ログ出力も温度と共にドリフトさせることになる。それらＦＥＴスイッチのその 抵抗が温度ドリフトする量は、そのスイッチの“温度係数（ＴＣ）”により定ま るものである。

従って、本発明の目的は、販路内のＦＥＴスイッチのＴＣに因るアナログ出力ド リフトに対し実質上免疫性のあるモノリシックＤ−Ａコンバータを提供すること である。

本発明の別の目的は、アナログ接地電流の出力アナログ電圧に対する影響を実質 上瞼いたモノリシックＤ−Ａコンバータを提供することである。

本発明の更に別の目的は、ユニポーラ・モードまたはバイポーラ・モードのいず れかで動作するように選択的にプログラムできるモノリシンクＤ−Ａコンバータ を提供することである。

加えて、本発明の別の目的は、改良したモノリシックＤ−Ａコンバータを提供す ることである。

２所Ω盟約 本発明が提供するモノリシックで抵抗ラダー（ｒｅｓｉｓｔｉｖｅ−１ａｄｄｅ ｒ）　・タイプのＤ−Ａコンバータは、４クオドラント動作、アナログ接地電流 キャンセル、オプションのユニポーラ／バイポーラ動作、オプションのゲイン選 択、及び温度係数キャンセルの能力を備えている。その回路には、入力基準電圧 と抵抗ラダー・アレイとの間に、オンボードの単一ゲイン反転増幅器を設けるよ うにしである。これは、ある正の基準電圧に応答して、このＤＡＣからある正の 出力電圧を供給させるようにする。更に、オプションのバイポーラ動作について は、その始動は、ある１つのスイッチを閉じることにより行うようにでき、そし てそのスイッチとは、その基準電圧をＤＡＣの出力バッファ増幅器の反転入力へ ある抵抗（この抵抗は、その出力バッファ増幅器の反転入力における電流をその 基準電流の１７２だけオフセットさせるようにスケールしである）を介して結合 するものである。

アナログ接地電圧ドリフトについては、その実質的なキャンセルは、アナログ接 地接続点に対し、抵抗ラダー・アレイがアナログ接地に供給する電流とは大きさ が実質上等しいが極性が逆の電流を与えることにより行うようにする。これは、 非反転の基準入力が加えられるようになった小形の非トリム式の４ビットＲ−２ Ｒラダーを設けることにより行う、これは、メインのＲ−２Ｒラダーの４最上位 ピントと並行してスイッチするようにし、これによって、はぼ、そのメイン・ラ ダー・アレイのその４最上位ビットと同じ量でしかも逆の極性の電流を供給する かもしくはシンクするようにする。これは、接地電流の内の相当の部分をキャン セルし、従って、アナログ接地電流ライン中のインピーダンスの出力電圧及びス イッチ電圧に対する影響を実質的に減少させるようにする。

モードセレク）ＦＥＴスイッチは、基準電圧で、適切な大きさの抵抗を介して、 出力バッファ増幅器の反転入力に選択的に切り替えるために提供され、これによ り、ユニポーラ動作とバイポーラ動作との間の選択がなされる。さらに２つのＦ ＥＴスイッチ、すなわちゲインセレクトスイッチは、前記出力バッファ増幅器の 両端の２つの可能な抵抗値の１つを切り替えるために提供され、これにより２つ の異なったゲイン・ポジビリティが提供される。好適な実施例においては、前記 抵抗値は、１０ボルトの入力基準電圧に応答して１ｏボルトまたは２ｏボルトの 十分な大きさの出力電圧範囲を提供するように決められる。

過度の半導体領域を使用しないＲ−２Ｒラダーで使用されるＦＥＴスイッチの温 度係数の効果と反対に、前記ゲインセレクトスイッチは、ＤＡＣの出力のリニア リティを維持するのに必要な最小のサイズに適切に決定される。さらに、前記モ ードセレクトスイッチは、前記ゲインセレクトスイッチの温度ドリフトを反対に し且つリニアリティを維持するために、前記ゲインセレクトスイッチに関連して 比率的に決定される。前記ゲインセレクトスイッチおよびモードセレクトスイッ チは、前記ＤＡＣラダースイッチよりも小さいので、前記ＤＡＣラダースイッチ は前記ゲインおよびモードセレクトスイッチの抵抗と等しい温度を越える温度を たどることはない。それゆえ、前記ＤＡＣスイッチの温度係数は、前記出力電圧 を温度とともに上昇され、これにより前記ＤＡＣの出力の精度は下がってしまう 、これを補償するために、４つのスイッチが単一ゲイン反転増幅器の入力に付加 されている。この４つのスイッチは、ある抵抗値を有するように決定される。

このある抵抗値とは、前記単一ゲイン反転増幅器の出力を減少させ、前記抵抗ラ ダー出力の増加電圧の効果を実質的にキャンセルし且つシステムの出力を温度変 化に伴うモニタリ一定数とするような抵抗値である。

本発明は、添付の図面とともに読まれる以下の詳細な記述からより十分に理解さ れるであろう。この記述は、単に例として示されるだけであり、本発明はこの記 述の最後に付けられるクレームによってのみ規定される。

凹皿ｑ鉦単星址盟 図１は従来技術の８ビツトのディジタル−アナログコンバータを示す。

図２は本発明のディジタル−アナログコンバータの概括的な回路図を示す。

図３は本発明のＲ−２Ｒラダーと接地電流キャンセル用のＲ−２Ｒラダーの詳細 な回路図を示す。

図４は本発明のディジタル−アナログコンバータの第２のより詳細な回路図を示 す。

図５は本発明のディジタル−アナログコンバータのためのモードセレクトレジス タを示す。

な　の　な 第２図は、３つの主要な部分、即ち入力バッファ増幅器２０とディジタル入力を 有する抵抗ラダ一部分３０および反転出力バッファ増幅器４０とからなる、本発 明のディジタル／アナログ変換器を示す、この図は基本的には、従来技術のＲ− ２Ｒラダ一部分３０および出力ハノファ増幅器４０への入力バッファ増幅器２ｏ の付加を示す。第２図の簡単化された形式において、Ｖｒｅｆは単位利得の反転 入力増幅器の入力に供給され、それによってラダ一部分３０はその入力として反 転されたＶ　ｒｅｆを受け取る。Ｖ　ｒｅｆは更に２０キロオームの抵抗を通し て反転出力増幅器の入力に供給される。この接続は加算接合点４にフルスケール 電流の半分を注入し、それによってバイポーラ動作を与える。もしディジタル・ ワード３２が２の補数かオフセット・バイナリ形式で与えられるなら、全４クワ ドラント動作が得られる。

入力反転バンファ増幅器を付加したことによって、抵抗ラダー・セグメント内の ＦＥＴスイッチの「接地」端子に現れる非零電圧を生ずる過剰のアナログ接地電 流の問題を非常に簡単かつ効果的に除去する方法を与える。接地ノードにおける 過剰電流によるアナログ接地ドリフトは、オフセット・ドリフトおよびフルスケ ール・ドリフトはもちろんＤＡＣの抵抗ラダー・セグメントの出力における非直 線性を生ずる。

アナログ接地ドリフトの効果は、抵抗ラダーによってアナログ接地に流入される 電流と実質的に同じで反対の付加的電流をアナログ接地接続点に流すことによっ て除去できる。これがアナログ接地における電流を実質的に零にし、抵抗ラダー 内のスイッチの接地端子には仮想的に電圧が現れない、ＤＡＣに反転入力バッフ ァ増幅器を付加することは、そのような電流をアナログ接地に供給する非常に簡 単かつ効果的な方法を与える。

第３図を参照すると、１２ビツトの主抵抗ラダー５２が一般的に示される。加算 ノードは１４、アナログ接地は１６ビツトで示される。上述のように、反転され たＶ　ｒｅｆ信号が反転入力バッファ増幅器を介して主抵抗ラダーの入力に供給 される。アナログ接地電流のキャンセルは、入力にＶｒｅｆを直接、即ち反転せ ずに供給される小さなトリムされていない４ビツトのＲ−２Ｒラダー５６を用意 することによって達成される。電流キャンセルＲ−２Ｒラダー５６の４本の脚は 主Ｒ−２Ｒラダー５２の上位４ビツトと並列にスイッチされ、それによって主ラ ダーの上位４ビツトに反対の電流を供給（または吸収）する、ｉｔ電流ャンセル ・ラダー内のスイッチのアナログ接地端子は、主ラダーと同様にアナログ接地１ ６に接続されている。スイッチの「加算ノード」端子は、接地に付加的電流を戻 すことなく加算ノード端子を接地に等しく駆動する回路５４に接続されている。

外部接地への別々の経路が使用可能な場合は、この回路を必要としなくてよい。

電流キャンセル抵抗ラダーは、アナログ接地に対して、概ね等しいが、主抵抗ラ ダーの４つの最上位ピントによりアナログ接地に供給される電流と反対である電 流を供給するであろうことは明らかである。実際に、以下の式が示すように、電 流キャンセル・ラダーは、最悪の場合の状況（即ち、ディジタル・ワードが、電 流キャンセル・ラダーによりアナログ接地に供給される電流を、主ラダーにより アナログ接地に供給される電流と異なるようにさせる状況）でさえ、アナログ接 地電流の９０％以上をキャンセルする。これは、ＤＡＣが全部ゼロにセットされ 全てのＤＡＣ電流が接地に切換えられるとき生じる。Ｖ　ｒｅｆが、電流■をＲ −２Ｒ主ラダーの入力に供給すると想定すると、以下の式は真を保持する。

主ラダーによりアナログ接地に供給される電流は次式により与えられる。

アナログ接地電流−（４０９５／４０９６）　Ｘ　Ｉ　＝０．９９９７５８８Ｉ 電流キヤンセル・ラダーによりアナログ接地に供給される電流は次式により与え られる。

反対アナログ接地電流＝　−（１５／１６）　ｘ　Ｉ　＝−０，９３７５Ｉ以下 の式により示されるように、これは、アナログ接地の電流の９０％以上をキャン セルしている。

０．９３７５１０．９９９７５８８＝０．９３８＝９３．８％Ｒ−２Ｒラダーの 抵抗を正確な値にトリムする必要がないので、電流キャンセル・ラダーを設ける コストは低いものである。実質的な電流のキャンセル後に残る小さいアナログ接 地電流は、アナログ出力電圧の完全さを実施するほど十分大きくないので、正確 なトリミングは必要でない。しかし、所望の場合は、正確なトリミングをなし得 る。また、電流キャンセル・ラダーは、所望の正確さに応じて４つのレンゲ（ｌ ｅｇ）以上のレンゲをあるいはそれ以下のレッグを有し得る。

単位利得反転増幅器の付加はまた、出力の反転のために、ＤＡＣの抵抗ラダ一段 に続く追加の回路の必要性を排除する。単位利得反転増幅器は、ＤＡＣのラダ一 部分に供給されるＶ　ｒｅｆを反転し、そのため正の電圧出力が、システムの後 段における反転回路を必要とせずに、正のＶｒｅｆに応答してＤＡＣから得られ る。

図４は、本発明のＤＡＣ（アナログ／ディジタルコンバータ）をより詳細に示し た図である。ＵＮＩ／Ｂ　Ｉスイッチ４２はＦＥＴスイッチで構成されており、 該スイッチ４２がオン状態のとき、出カバソファ増幅器４０の入力に２０にオー ムの抵抗を介して電圧Ｖｒｅｆを供給し、それによりＤＡＣのフルスケール電流 の一１／２に等しい電流をノード４に供給する。ＤＡＣは、スイッチ４２がオン 状態のときバイポーラモードで動作し、スイッチ４２がオフ状態のときユニポー ラモードで動作する。スイッチ４４及び４６もまたＦＥＴスイッチで構成されて おり、出力バッファ増幅器４０の利得を所定の値にするように選択的に用いられ る。スイッチ４４及び４６は交互にオン、オフされて、常にいずれか一方のみが オン状態となるよう制御される。スイッチ４４がオンされると、ＩＯＫオームの 抵抗４８及び５０が直列に接続されて作動増幅器４０の入出力間に２０にオーム の帰還抵抗を提供する。抵抗ラダーは、作動増幅器４０の入力にトータルでほぼ ＩＯＫオームの抵抗を提供するので、このモードにおいては利得２となり、出力 Ｖｏｕｔの最大出力レンジはＶｒｅｆの２倍の電圧となる。スイッチ４６がオン すると、ＩＯＫオームの抵抗５０のみが作動増幅器の入出力間に接続され、従っ てこの場合は利得が１となる。

スイッチ４２．４４及び４６を組み合わせる事により、ＤＡＣに対する４つの動 作モードが可能となる。Ｖｒｅｆが１０ボルトの場合、０〜１０ボルトのユニポ ーラモード、０〜２０ポルトのユニポーラモード、−５〜＋５ボルトのバイポー ラモード、及び−１０〜＋１０ボルトのバイポーラモードが選択される。好適な 実施例においては、これらのオプションの選択のためのビットパターンは２ラン クレジスタに記憶され、１つの指示でモード更新をすることができるよう構成さ れている。このレジスタの出力は、Ｍ２０Ｖ、ＭＩＯＶ、ＵＮＴ／Ｂ　Ｉとして 図５に示されている。上記したように、Ｍ２０Ｖ及びＭＩＯＶのラインは交互に 切り替わり、常にいずれか一方がオンで他方がオフとされている。第３のライン 、即ちＵＮＩ／Ｂ　Ｉは、抵抗ラダーセクション３０の出力に−ｒｒｅｆ／２の 電圧をオフセ・ントとして加えるスイ・ソチを制御する。最初に説明した２つの スイッチは、図４に示されたように出力作動増幅器の帰還ループを制御するもの であり、従って利得を調整するものである。

ＵＮＩ／ＢＴスイッチは−ｒ　ｒｅｆを導入して、ＭＩＯＶモードにおいては出 力をＴｒｅｆ／２だけプルダウンし、Ｍ２０ＶモードにおいてはＩ　ｒｅｆだけ プルダウンする０図４及び５の回路においては、技術的に４つのモードが選択で きるが、２０ポルト範囲のユニポーラモードのオプションは、それにより示され るフルスケール電圧が作動増幅器４０の出力範囲を越えてしまうことが多いから 、一般には使用されない。しかしながら、小さな出力コードを増幅するには適当 である。

ＦＥＴスイッチ４２．４４．４６の各々は、回路中の他のスイッチに関連しであ る抵抗値を提供するよう選択され、システムの利得におけるそれぞれのスイッチ の逆作用、従って精密度が相互にキャンセルされる。これらのスイッチは相互に 、スイッチング状態における抵抗値が正比例するよう設定されており、例えばス イッチ４６はＩＯＫオームの抵抗５０に接続されているから、該スイッチ４６は ２０にオームの抵抗に接続されるスイッチ４２．４４の１７２の抵抗値を有する よう設定される。ＦＥＴスイッチは、温度係数が０ではなく、従って該スイッチ は温度に依存する抵抗ドリフトを有する。しかしながら、モノリシック構造の回 路においては総てのスイッチはほぼ同一の温度係数を有するので、回路温度に関 係無くスイッチ抵抗値は相互にほぼキャンセルされる。

利得選択スイッチ４４．４６は、非線形特性を防止するのに必要な最小のサイズ にスケールされ、ＤＡＣ遷移機能の線形性に悪影響を与えないようにする。１つ の好ましい実施例においては、利得選択スイッチ４４．４６のそれぞれは、Ｒ− ２Ｒラダーの抵抗の等価値を切り換えるＤＡＣスイッチに等しいオン抵抗を与え るように、比率計的にスケールされる。しかし、スイッチにこうした低い抵抗を 与えることは好ましくない。それぞれのスイッチに対して極めて大きいシリコン 領域を必要とするからである。これにより、寄生容量と漏れ電流とがＤＡＣ加算 接続点に加わり、周波数の不安定と温度ドリフトとを生じる。少なくとも１つの 好ましい実施例においては、利得選択スイッチ４４．４６は、ＤＡＣ遷移機能の 線形性を維持するために必要な最小サイズを持つように選択される。図４の実施 例においては、利得選択スイッチ４６は、等価なりＡＣスイッチのオン抵抗の総 計のほぼ４倍（即ち、サイズの１７４倍）にスケールされ得る。そこで、スイッ チ４４は、スイッチ４６のサイズ抵抗器の２倍（１０Ｋに対して２０Ｋ）を切り 換えるという事実により、スイッチ４６のオン抵抗の２倍であるようにスケール される。次いで、モード選択スイッチ４２はスイッチ４４のそれと等しくスケー ルされる。両者とも２０に抵抗を切り換えるからである。スイッチ４２．４４． ４６は比率計的に正しいので、その温度係数は、システムの動作がこれらのスイ ッチのみを含むときの、即ち、ＤＡＣがスイッチオフし、装置がバイポーラ−モ ードにあるときのシステムの全利得に実質的に温度ドリフトがないように正しく 追従する。

しかしながら、ＤＡＣラダーの効果がゼロではないとき、ＤＡＣスイッチはスイ ッチ４２．４４．４６よりもかなり小さなオン抵抗を持つので、回路出力は温度 と共にドリフトする。この効果の故に、出力増幅器の利得は、ＤＡＣの出力電流 よりも早い割合で温度に対して変化する。つまり、例えば、温度が上昇すると、 ＤＡＣスイツチのオン抵抗はほぼ５オーム増加するが、利得選択スイッチの直列 オン抵抗は２０オーム変化する。このミスマツチにより、何等かの形式の補償が 導入されないならば、システムの利得は温度に対して増加される。バイアススイ ッチ５２は、この補償を行うために入力増幅器の反転入力に追加される。スイッ チ抵抗器（即ち、ＦＥＴ抵抗器５２）と同じ温度特性を持つ適切にスケールされ た温度依存型抵抗器を回路の利得経路に挿入することにより、温度ドリフトは実 質的にＤＡＣから除去される。

以下の例は、出力電圧Ｖｏｕｔでの誤りを防止する際のスイッチの効果を示して いる。ＤＡＣ３０のフルスケール抵抗が１０．０１０オーム（即ち、１０．００ ０オームと１０オームのフルスケールでのスイッチ抵抗との和）であるとすると 、下記のスイッチ抵抗値がスイッチに対して選択される。

利得選択スイッチ４４　（２０ボルトスパン）−８０オ一ム利得選択スイッチ４ ６　（１０ボルトスパン）＝４０オームモード選択スイッチ４２　＝　８０オ一 ムバイアススイッチ５２　＝　６０オームこれらの抵抗は抵抗器のレーザー・ト リミングにより精確に設定される。

フルスケール・ディジタル語に応答して単極±５ボルトモードで先に与えられた 抵抗値を有する回路の利得は次式で与えられる。

＝０．９９９９９６９　Ｖｒｅｆ　！：１Ｖｒｅｆスイッチ５２が回路から除去 され且つ他の全てのスイッチ抵抗が第４図に示されたものと同じとすると、単極 ±５ボルト・モードに関する式は以下の通りである。

＝１．００２９９７Ｖｒｅｆ 上式から明らかなように、バイアス・スイッチ５２の挿入は、ＤＡＣの精度を非 常に増加させる。スイッチ５２の有無の場合の双極±５ボルト・モードでのＶｏ ｕｔに関する有効値（ｈｏｌｄ　ｔｒｕｅ）はそれぞれ以下の通りである。

双極±１０ボルト・モードにおいて、バイアス・スイッチ５２の有無の場合に第 ４図の回路に関する有効値はそれぞれ以下の通りである。

温度が変化するのに従って、スイッチ抵抗もまた変化する。しかし、ＤＡＣはモ ノリシック構造のものであるので、全てのスイッチ抵抗は略同じ割合で変化し、 従ってＶｏｕｔ対Ｖｒｅｆの比は、前述の式で示された値から注目すべき程度化 することはない。バイアス・スイッチ５２は、オン抵抗を与えるように比例的に 調整され、この抵抗は、温度に関して変化し、ＤＡＣスイッチ抵抗と利得／モー ドスイッチ抵抗との間の不つり合いが温度の上昇でＶｏｕｔを増加させるのと同 じ割合で、温度の上昇で人力増幅器の利得を減少させる。スイッチ５２が含まれ ていないと、利得は、１つの温度で正確にトリムされ得るが、スイッチ５２が除 去された場合に前述の計算で示された近似値の温度ドリフトに亘ってエラーを累 積する。

特定の一実施例を記述したが、種々の変更、修正及び改良が当該技術の専門家に よって容易に行われるであろう、この開示によって自明とされるような変更、修 正及び改良は、ここには記述されていないが、この記述の一部であり、本発明の 精神及び範囲にあるものである。従って、前述の記述は、例示のためだけであり 制限すべきではない。本発明は、以下の請求項及びその均等なもので規定される ように制限されるのに過ぎない。

補正書の翻訳文提出書 （特許法第１８４条の８） 平成　３年　４月　４日

Claims (10)

【特許請求の範囲】
1. １．基準電圧を受信する入力端子及び出力端子とを有する第１の反転演算増幅器 と、 ディジタルワードを対応しているアナログ電流にコンバートする抵抗ラダーアレ イであって、該アレイは前記第１の反転演算増幅器に接続された入力端子と加算 ジャンクションに接続された出力端子とを有し、該アレイはその入力端子に供給 された電流をディジタルワードに従って分け、該入力電流の第１の部分を該抵抗 ラダーアレイの出力端子に転送し第２の部分をアナログ接地ジャンクションに転 送する型式であり、 入力端子と出力端子とを有する第２の反転演算増幅器であって、該入力端子は前 記加算ジャンクションで前記抵抗ラダーアレイの出力に接続されていることとを 備えたことを特徴とするディジタル・アナログコンバータ。
2. ２．前記抵抗ラダーアレイは複数の抵抗レッグ部分を含み、該各々のレッグは前 記ディジタルワードのビットに対応し且つ該対応しているビットの相対重みに対 応している前記電流の部分を搬送し、該レッグの各々はスイッチ手段を有し、該 スイッチ手段は前記対応しているビットにより制御されて、該対応しているビッ トが第１の状態であるときにその電流をアナログ接地に与え、該対応しているビ ットが第２の状態であるときにその電流を加算ジャンクションに与えことを特徴 とする請求項第１項に記載のアナログ・ディジタルコンバータ。
3. ３．前記基準電圧源に接続された入力端子を有する第２の抵抗ラダーアレイであ って、該第２の抵抗ラダーアレイは前記第１の抵抗ラダーアレイより多くない連 続する複数の抵抗レッグ部分を有し、各々のレッグは先行するレッグの電流部分 をスイッチする電流部分を搬送し、各々のレッグはディジタル入力ビットに制御 されるスイッチ手段を有し、該対応するビットがゼロである場合には関連したレ ッグ内の電流を前記アナログ接地に流させ、該対応しているビットが１個である 場合には関連したレック内の電流を該アナログ接地から分離した実質上の接地に 流すことと、 前記第２の抵抗ラダーアレイが前記ディジタルワードの最上位ビットに平行して スイッチされること を特徴とする請求項第２項に記載のアナログ・ディジタルコンバータ。
4. ４．モード選択スイッチを更に含み、該モード選択スイッチは第１の状態で前記 基準電圧を前記加算ジャンクションに接続し、第１の状態の時にオプショナルバ イポーラ動作を許可する様に第２の状態の場合に開路を形成することを特徴とす る請求項第３項に記載のアナログ・ディジタルコンバータ。
5. ５．前記第２の増幅器用の複数のポッシビルゲインファクを供給するために、前 記第２の反転演算増幅器の出力を複数の抵抗を介して前記第２の反転増幅器の反 転入力へ変更可能に接続する複数のゲイン選択スイッチと、前記基準電圧源と前 記第１の反転増幅器間のバイアススイッチであって、該スイッチが閉位置内で常 置的にバイアスすることを特徴とする請求項第４項に記載のアナログ・ディジタ ルコンバータ。
6. ６．前記複数のゲイン選択スイッチが第１および第２のスイッチを含むことを特 徴とする請求項第５項に記載のアナログ・ディジタルコンバータ。
7. ７．前記モード選択スイッチ、ゲイン選択スイッチおよびバイアススイッチがＦ ＥＴスイッチであることを特徴とするアナログ・ディジタルコンバータ。
8. ８．前記モード選択スイッチ、バイアススイッチ、ラダースイッチ及び第１およ び第２のゲイン選択スイッチの各々が、該ディジタル・アナログコンバータの出 力上のスイッチの抵抗温度係数のネットエフェクトがゼロある様な他のスイッチ と関連した抵抗温度係数を有する請求項第７項に記載のアナログ・ディジタルコ ンバータ。
9. ９．前記ディジタル・アナログコンバータがモノシリックであり、これにより全 スイッチは略々等しい温度係数を有することを特徴とする請求項に第８項に記載 のアナログ・ディジタルコンバータ。
10. １０．前記第１の抵抗ラダーが前記第２の抵抗ラダーの３倍のレッグ数であるこ とを特徴とする請求項第９項に記載のアナログ・ディジタルコンバータ。