JPH04503432A - Ｃｃｄの暗電流低減方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＣＯＤの暗電流低減方法及び装置 技術分野 本発明は、ＣＣＤ　（電荷結合素子）中の暗電流を低減するための方法及び装置 に関する。

背景技術 真正２相ＣＣＤとは、ビクセル毎に２個の物理ゲートが配置された素子をいい、 各ゲートはその下方に位置するシリコン中に形成された転送領域及び格納領域双 方を持つ。この素子では、２種の電圧位相ラインΦ１及びΦ２が存在する。電荷 結合の理論は、フレーム伝送及びインターライン伝送ＣＣＤイメージ感知素子に 応用されている。第１図にフレーム転送面型イメージセンサ１０の一例を示す。

第１図は、真正２相ＣＣＤの模式的断面図を表したもので、真正２位相ＣＣＤに ついては、米国特許第４．６１３，４０２号（Ｌｏｓｅｅ及びＬａｖｉｎｅの共 同特許）に詳述されている。この真正２位相ＣＣＤは、各位相ゲート下方に、格 納領域及び転送領域双方を備えている。第１ａ図において、位相ゲートは第１ま たは第２多結晶シリコン（ＰＯＬＹ−５ｉ）によって標識されており、また転送 領域及び格納領域はそれぞれΦ１に対する領域（１）と（２）及びΦ２に対する （３）と（４）によって標識されている。ここでは、ｎ型チャンネル素子につい てのみ考慮する。この種の素子では、多数キャリアが正孔であり、少数キャリア が電子となる。この発明では、ｐ埋設チャンネル素子に対して均等に電圧印加が 為される。図示したｎチャンネルＣＣＤでは、埋設チャンネルはｐ型基板中への ｎｉミド−ピングより、またはｎ型基板内へのｐ−ウェル形成により、構成され る。転送／格納埋設チャンネル領域は、それぞれｎ型またはそれ以上のｎ埋設チ ャンネルドーピングによって各々区別される。米国特許第４，６１３，４０２に は、真正２位相ＣＣＤ素子が開示されている。

位相ゲート電極、埋設チャンネル及びイメージビクセルの基板の内の−を通る静 電位帯間が第２図に示されている。埋設チャンネルには逆バイアスで正ゲート電 圧Ｖｇが印加され、これによって空乏面が生成される。この状態において、図示 は省いたがフェルミ準位（ＥＰ　）が酸化−シリコン境界のバンドギャップ中央 に現れる。埋設チャンネルＣＣＤでは、次の３種類の源から暗電流が生じる＝（ １）格子破壊、または空乏化した５ｔ−３ｔ０２境界における不純物：　（２） 不純物、またはミツドギャップ状態の欠陥に起因する空乏領域の発生；　及び（ ３）少数キャリアの基板から埋設チャンネルへの拡散。これら３種の全ケースに おいて疑似電荷が生じ、これが埋設チャンネル内の信号として収集される。表面 及び空乏領域双方における暗電流発生メカニズムが第２図に示されており、次の ような経過を辿る。まず、発生位置（欠陥）において、電子（負電荷）が埋設チ ャンネル中の導電帯へ放出され、正孔（正電荷）が価電子帯へ放出される。この 双方の場合共、電子は埋設チャンネルにより暗信号として捕捉される。そして、 もし正孔が価電子帯へ放出される空間領域が多数キャリアの空乏状態になると、 正孔はその発生点から外れて移動し、当該領域には多数キャリアの空乏化が生じ る。空乏領域内に発生した正孔は、基板へと移動する。表面に発生した正孔は、 チャンネルストップ領域に向けて側方向へ移動し、再び表面を多数キャリアの空 乏状態に置く。従って、発生領域の状態は電子及び正孔の放出前と同じになり、 表面及び空乏領域の欠陥は電子−正孔対を発生し続け、これが暗電流源となる。

この発生プロセスは、欠陥存在位置で電子または正孔が過剰に生成した時にのみ 停止する。最近の製造技術では、埋設チャンネルＣＯＤにおいて表面状態発生メ カニズムが暗電流源を凌駕する程度にまでバルク電流を供給するという手法が採 られている。これにより、空乏領域及びバルク電流を、表面状態発生メカニズム 埋設チャンネルＣＣＤ中の主暗電流源とさせる欠点を低減可能としている。

本発明は、この暗電流の表面状態要素を低減することを目的とする。

発明の開示 上記目的を達成するために本発明は、少なくとも２ｍの近接電極によりて−のピ クセルが特定される埋設チャンネルＣＣＤ内に生じる暗電流を低減する方法であ って、このようなＣＣＤの蓄積モード動作中にすべての電極を同時に配置するス テップを含むことを特徴とする。

本発明において、暗電流は極めて効果的に抑制される。この抑制効果は、−のＣ ＣＤから次段のＣＣＤへ実際に電荷を転送するための所要全時間にわたって、蓄 積モード動作におｌする全位相ゲートをホールドすることにより得られる。蓄積 モードを作動させるために、大部分のキャリアがシリコン５ｉ０２インターフエ ースへ吸引されるよう電圧を印加しなければならない。ｎチャンネル素子では大 部分のキャリアは正孔であり、ｐチャンネル素子では大部分のキャリアは電子で ある。従って、蓄積モードにおける適切な電圧は、ｎ型埋設チャンネル素子に対 しては負、ｐ型埋設チャンネル素子に対しては正、である。２個の真正位相構造 は、理想的にはこの操作モードに適合する。

本発明において、バリヤ領域及び格納領域下方のチャンネル電位は、蓄積モード で作動した時に、近傍のビクセル信号を混入させることのないよう適切に選択さ れなければならない。

本発明は、統合及び読み出しの真作用中においてフレーム転送ＣＣＤ撮像器に使 用できる。また、光学的に発生した信号の読み出し中に転送ＣＣＤ撮像器をイン ターラインするためにも適用できる。

フレーム転送ＣＣＤを駆動する蓄積モードの利点は、統合及び読み出しの雨期間 中におＩする暗電流及び統合中に現れる暗固定パターンノイズを激減できること にある。暗電流の低減は、そのままダイナミックレンジの増大及び暗信号ショッ トノイズの低減を意味する。

本発明の他の利点は、フレーム転送イメージセンサ内で動作ロスを生じさせるこ となく、統合及び読み出し双方の期間中にインターレース作用を行えることであ る。これは、各フィールドの内の−に従って−の半ステージノーマル転送作用を 行うことによりピクセルの整列性を確保し、後段の蓄積期間中におｌ少るピクセ ルの混乱を回避できる。

図面の簡単な説明 第１図は、真正２位相領域イメージセンサの平面図；第１ａ図は、第１図の２位 相ＣＣＤ素子のａ−ａ垂直断面によってイメージビクセルを示した図； 第２図は、暗電流の発生メカニズムを表した第１ａ図のイメージビクセルの静電 位帯間； 第３ａｅ及び第３ｂ図は、動作中における表面空乏モード及び蓄積モードを示し た第２図に類似の静電位帯間； 第４ａ図及び第４ｂ図は、第１ａ図のゲートに対してそれぞれゲート電圧対チャ ンネル電位及びゲート電圧対暗電流の関係を示したグラフ図；第５図は、真正２ 位相ＣＣＤの３個のゲート電極、及びこれらゲート動作の蓄積モードによって転 送期間の終端から変化する時のこれらゲート下での電位ウェルを示した図； 第６図は、第５図の（ａ）、（ｃ）及び（ｄ）領域垂直断面におけるゲート電圧 に対する静電最大電位（ボルト）、及び第５図に置ける領域（ｄ）のゲート電圧 に対する電位容量　電子／μｍ２を表した図である。

発明の実施モード 描写目的のため、第１図に示したフレーム転送ＣＣＤイメージセンサ１０を参照 しつつ説明する。この素子では、電荷転送チャンネル１２が垂直方向に走行して いる。各チャンネル相互は、チャンネルストップ１４により分離されている。

チャンネルストップ１４は転送チャンネルに収集された電荷を閉じ込めて、近接 チャンネルへの漏洩を防ぐ。各転送チャンネル１２は、複数の感知素子またはイ メージビクセル（または、インターライン転送ＣＣＤでは垂直シフトレジスタの ステージ）を有する。この素子は２位相型素子であるから、各ピクセルは、ビク セル毎に緊密距離を介して設けられたゲートにより特定されている。ゲート電極 は、ポリシリコン等の透過性導電物質から形成されている。各感知素子の各電極 に電極が形成されると、その下方に電位ウェルまたは空乏領域が形成される。情 景の輝度の関数である電荷は、電位ウェル内に収集される。埋設チャンネルＣＣ Ｄでは、各電極はＳ　Ｌ　０２等の絶縁体上に配置される。絶縁体は、基板に重 ねて配置される。基板にはドーピングが行われて所望の極性、例えばｎ型チャン ネル素子にはｐ型を持つように形成できるｏｎｍチャンネル素子に対しては、基 板中の絶縁体近傍の表面領域はバルク基板の極性とは逆のｎ型極性を持つ。また 、所定の電位が電極に印加された時に絶縁体から距離を隔てた基板内に電位ウェ ルが形成されるような濃度を持つ。

イメージセンサ１０は、電圧位相ラインΦ１及びΦ２と埋設チャンネルとを持つ フレーム転送真正２位相ＣＣＤを備えている。各ピクセルは、２次元アレイを構 成しており、このアレイは図示目的のみであるが、７４０コラム　Ｘ　４８５ロ ーのピクセルから成る構成として示されている。各透過性電極は、２位相電圧ク ロック信号源の一ラインまたは一位相に接続されている。入射光への露光が行わ れた後、位相ラインに対する電圧信号は、周知の方法で順次イメージ感知アレイ へ印加される。これにより、ブロックＨとして示したように、ピクセル中に形成 されたイメージ状電倚パターンが出力レジスタへ向けて一回に１０−ずつ移動さ れてゆく。

高周波クロックパルスは、ポリシリコンゲート電極を駆動し、特定のアプリケ− シコンにより決定された速度でイメージセンサの各ローを読み出させる。出力レ ジスタＨは、模式的にブロック状に示されている。理由は、オプションの転送ゲ ート１６と水平チャンネルストップ１８との間に配置された従来の２位相ＣＣＤ シフトレジスタにより供給されるからである。転送ゲート１６は、垂直レジスタ の位相クロックの内の一つとして構成できる。これらの電極は、従来の方法で、 電圧ラインΦ１−Φ２上の信号によって駆動される。

転送ゲート電極１６は第一転送信号Ｔ１により駆動され、光電荷のローを出力レ ジスタＨへ向けて転送する。

光電荷のローが出力レジスタＨへ転送された後、転送ゲート３０が閉止される。

この閉止により、電位バリヤがこの転送電極下方に形成される。この時、出力レ ジスタは２位相形式で駆動され、出力ダイオード３２へ光電荷が一回に一ビクセ ルずつクロックされる。出力ダイオード３２は、光電荷を電圧に変換する。

説明を先に進める前に、蓄積モードでの作用メカニズムを以下に述べておく。

表面発生位置に起因する暗電流は、電圧をゲート電極へ印加して該電極下方に大 部分のキャリアを蓄積することにより、画期的に低減できる。これを作用の蓄積 モードと呼ぶ。蓄積、空乏、及び反転等の用語は、金属−酸化一半導体（ＭＯＳ ’）素子物理において受け入れられている技術用語であり、それぞれ多数キャリ アの存在、キャリアの欠落、及び少数キャリアの存在をそれぞれ意味する。この ような効果を奏するメカニズムについて説明する。正孔または多数キャリアが５ ｉ−８ＩＯ２インターフエースに蓄積することによってそれ以トの暗電流発生が 抑制される。この作用は、欠陥部位からの正孔発射というよりも、逆方向への電 子孔対即ち欠陥部位により捕捉された正孔電子孔対（先に説明済み）生成反応を 起こされることから説明がつく。任意のＣＣＤ位相ゲート下方の５ｉ−８ｉ０２ インターフ五−スにおける正孔の蓄積状態は、ゲートに印加される電圧Ｖｇによ って制御する。ＭＯ３素子の物理で周知のように、価電子帯における正孔密度は 、価電子帯ＥｖからフェルミレベルＥＦを分離することによって決定される。ホ ール密度は、この分離がバンドギャップの約１７４以下即ちＥｖとＥｃとの間の 分離となった時に飛躍的に増大する。この分離は、ゲート電圧により制御される 。第３ａ図において、この分離は実質上全バンドギャップであり、これによりゲ ート絶縁体直下方の半導体からは正孔（多数キャリア）が空乏化する。

第３ｂ図には、負ゲート電圧を第３ａ図の場合よりもかなり大きく印加する状態 を示す。これにより、正孔はゲート電極下方の５ｔ−８ｉｎ２インターフエース へ吸引される。更に大きな負ゲート電圧ｖＧを加えると、正孔の層は埋設チャン ネルをゲート電圧作用から保護する働きをする。こうして、ゲートは正孔が蓄積 された状態となり、暗電流値が低下する。チャンネル電位Ｖｃは、基板のフェル ミ準位ＥＦとエンプティ埋設チャンネルのＱｕａｓｉフェルミ準位との差違分に 相当する。Ｖｃの値は、ゲート電圧ＶＧにより制御される。この制御作用は、ゲ ート電圧が十分に負となり、ゲート絶縁体下方のシリコン表面に正孔が蓄積され るまで行われる。この状態に達した時に、ポイントＶＧｈ（ＶｃのＨａを停止す る。これらを第４ａ図及び第４ｂ図に示した。この移行作用は、ゲート電圧の狭 い範囲にわた）て発生する。第４ａ図は、暗電流の低減作用を示し、第４ｂ図は 表面に正孔が蓄積された時のチャンネル電位飽和の状態を示す。

蓄積モード時における第１図のＣＣＤ動作を第５図に示す。同図の頂部には、真 正２位相ＣＣＤシフトレジスタの１及び１／２ピクセルが模式的に表されている 。−のピクセルが２個のゲートを含む。各ゲートに対する領域（ａ）、（Ｃ）。

（ｂ）、Ｃｄ）は、ゲートの埋設チャンネルの転送及び格納領域である。第１ａ 図も参照されたい。この図に示された重要なポイントとして、転送領域（ａ）及 び（ｂ）は、蓄積領域（ｂ）及び（ｄ）よりも一層少なくドープされている（ｎ −一）。ドーピング量を異ならせること以外の方法でも、位相ゲート下方の格納 及び転送領域を形成することが可能である。適切な方法の一例としては、ゲート 絶縁体厚さを異ならせることが挙げられる。例えば、蓄積領域のゲート絶縁体厚 さを転送領域のそれよりも大きくする。ライン１−７は、ＣＣＤシフトレジスタ 下方でステージ間転送における蓄積に対して位相１ゲートがクロックされるに伴 う時間シーケンスにおけるチャンネル電位（実ｎ＞及び信号電荷（陰影）を示し たものである。電荷統合中における蓄積モード作用は、ステージ間転送中の蓄積 作用について述べた後で触れることにする。

（Ａ）ピクセル間転送 ライン】：これは、ＣＣＤシフトレジスタ下流側における通常のステージ間伝送 の終端における電圧及び信号電荷形態である。位相ラインΦ２へ印加された電圧 は低く、一方Φ２へ印加される電圧は高い。信号電荷は、Φ１へ接続されたゲー ト下方の格納ウェル内に保持される。暗電流の表面成分（要素）は、Φ２へ接続 されたゲート下方で抑制される。また、Φ１に接続されたゲート下方の暗電流は 、これを蓄積駆動することによって抑制される。

ライン２−４：先ず、位相ラインΦ１をローに設定５、即ち蓄積に向かわせる。

この時、全ての信号１ｉｒＲは、Φ１に接続されたゲート下方に存在している。

位相ラインの１にある程度の電圧が印加されると、転送領域が蓄積され、これが ライン４における条件となる。この点において、転送領域内のチャンネル電位は 飽和する。この結果、Φ１電圧が更に減少することでΦ１に接続されたゲート転 送領域下方におけるチャンネル電位の以降の低下を阻止することとなる。

ライン５：この転送領域が蓄積されるので、Φ１ゲート電圧が更に低下し、これ が格納領域のチャンネル電位を低減させる。この結果、格納ウェルの破壊が始ま り、Φ１ゲートの電荷取扱容量が減少することになる。超過信号は、位相１及び ２の相対チャンネル電位によって後方または前方の何れかに漏洩する。本実施例 では、チャンネル電位はΦ１以下であるので、超過電荷は後方に漏洩する。図で はΦ２下方に陰影で示した。

ライン６：Φ１に接続されたゲートは、こうして完全に蓄積され、信号はΦ１及 びΦ２に接続されたピクセルゲート間で分配される。各ピクセルの両ゲートは、 合同時に蓄積モードになる。これが陰影領域として示されている。暗電流発生の 要素は抑制される。チャンネル電位は電荷容量が激減しないような値に選択され なければならない。即ち、−の位相下における蓄積された電荷容量は、ライン２ で示すように通常の非蓄積バイアス条件での電荷容量の約１７２以下となっては ならない。理由は、蓄積された条件下における信号は両ビクセルゲート間で分配 されるからである。

ライン７：ステージ間電荷転送が行われる時、Φ１電圧は増大し全信号は再びΦ １に接続されたゲート下方に保持される。通常のクロックシーケンスが適用され ると電荷が−のステージから次段へと転送されるが、信号はライン１に示される ようにΦ１ゲート下方に残存する。この信号は、しかし、シフトレジスタに沿っ て一全ＣＣＤステージ分転送される。ライン１−６のサイクルは繰り返され、こ れによって再び両ゲートを同時に蓄積する。この結果、ステージ間転送の暗電流 は抑制される。

以上の処理は、フレーム転送型またはインターライン転送型ＣＣＤの読み出し中 に行われる。こうした処理は、水平出力レジスタの読み出し中に垂直ＣＣＤの位 相ゲートに対して適用される。最小暗電流減少率は、位相ゲートが蓄積された総 フレーム読み出し時間の分数に依存する。更に、暗電流減少率は、ＣＣＤシフト レジスタに沿ったステージ間転送中においてゲートが蓄積されなかった時間中に 多数キャリアが中間ギャップ状態から放出されなかった場合により大きくなる。

（Ｂ）統合 フレーム転送アーキテクチャとしては、暗電流は統合期間中、即ちセンサピクセ ルが光学的に露光される時間中も抑制可能である。これは、第５図のライン６で 示すようにゲートをバイアスすることにより達成される。ピクセルは第５図に示 すように特定されていればよく、これによって各ピクセル間の情報が混入してし まうことがなくなる。第５図において、画像ピクセルは、Φ２に接続された左ゲ ート及びΦ１に接続された中央ゲートによつて特定される。理由は、−の下方に おける超過電荷は他に向けて漏洩し、従って同一ピクセル内に留まるからである 。ピクセルの特定は、例えばカラーフィルタパターンが同一コラム内に異なる色 が生成されるように適用された時などに重要である。読み出し期間中における蓄 積の場合のように、統合期間中の蓄積においても、Φ１に対する転送領域中の蓄 積チャンネル電位は、Φ２ゲートに対する蓄積チャンネル電位よりも正でなけれ ばならない。

真正２位相型フレーム転送ＣＣＤ撮像器において、室温での完全蓄積モード作用 によって５０倍もの暗電流の低減が認められた。

第６図は、Φ１ゲートに対する転送領域及び格納領域の静電位及び電荷容量を示 したものである。これらの曲線は−のデイメンショナル静電モデルから演算した ものである。電荷容量は、格納領域を満たすに十分な電向量に決定され、これに よってその静電位が転送領域チャンネル電位の約１／２以内に達する。格納領域 （ｄ）中のドーピング分布は、Ｖｇ−Ｑで７．７５ボルトの静電位、そして２゜ ３ボルトの蓄積静電位（大賀Ｖｇ）となるように選択される。転送領域（Ｃ）は 、Ｖｇ−Ｑで３，７５ボルトの静電位及び１．７５ボルトの蓄積チャンネル電位 を持つ。電荷容量も同じ大きさで示され、Ｖｇ−０で約１００００電子／μｍ２ である。ゲートが低減し電位ウェルが破壊するに従い、電荷容量が減少し、両格 納及び転送ゲートの蓄積時に電荷容量が約５７００電子／μｍ２に達する。この 状態において、超過電荷がΦ２ゲートとの間で分配され、１００００電子／μｍ ２が、両位相が蓄積されて暗電流を低減した時に５７００電子／μｍ２の２領域 によって収納されることとなる。従って、ＣＣＤの飽和または最大電荷容量は、 蓄積モード作用によっては減少しないことが理解される。Φ２転送領域の静電領 域も、第６図に示されている。第５図に関して述べたビクセル特定に対して必要 となるΦ１よりも約１／２負となるように構成されている。実験で測定されたチ ャンネル電位は第６図のチャンネル電位曲線と合致しており、実験で測定された 電荷容量は蓄積モード中に減少することはなく、第６図に示した演算によりめら れた電荷容量に合致している。

本発明は、特に好適な実施例として真正２位相ＣＣＤを参照しつつ説明してきた が、本発明の思想及び範囲から逸脱することなく、種々の改良及び変更が可能で あることは明かである。例えば、疑似２位相素子に対；、でも適用可能である。

このような装置では、各ビクセルが４個の電子を持つが、位相ラインはΦ１及び Φ２の２本のみである。第１の２ビクセル電極はΦ１に、そして第２の２電極は Φ２に、それぞれ接続される。各対の内の−は蓄積領域であり、他の−は転送領 域である。各対における格納領域及び転送領域のチャンネル電位値は、上述した ように真正２位相用として選択され、ビクセルが適切に特定される。

ＦＩＧ、　Ｉａ ＦＩＧ、６ 国際調査報告 国際調査報告

Claims (10)

【特許請求の範囲】
1. １．２本の隣接した電極によってピクセルが特定される埋設チャンネルＣＣＤ内 に生じる暗電流を低減する方法において、全電極を同時にＣＣＤの蓄積作用モー ドに置くステップを含むことを特徴とする。
2. ２．請求項１に記載の方法において、 前記埋設チャンネルは、第１ピクセルゲートが位相ラインΦ１にそして第２ピク セルゲートが位相ラインΦ２にそれぞれ接続されて成る２ピクセルゲートが連続 して繰り返された２位相埋設チャンネルであり、適切な電圧がこれら両位相ライ ンに対して同時に印加され、これによって各ピクセルのゲートは蓄積作用モード となることを特徴とする。
3. ３．請求項２に記載の方法において、 各埋設チャンネルゲートは、各ゲート下方に順に形成された転送領域及び格納領 域を有し、 各転送領域相互のチャンネル電位差は、与えられたピクセル信号が近接ピクセル 内に含有されている信号と混合されないような値に選択されていることを特徴と する。
4. ４．請求項３に記載の方法において、 前記埋設チャンネルＣＣＤは、ｐ型基板及びｎ型埋設チャンネルを有することを 特徴とする。
5. ５．請求項４に記載の方法において、前記ＣＣＤはイメージセンサであり、その ゲート電極は透過性を有し、それらが蓄積作用モード中に保持された時にピクセ ルの各ゲート電極下方での電位ウェル内に電荷がインターゲートすることを特徴 とする。
6. ６．請求項４に記載の方法において、前記電荷は一のピクセルから他のビクセル ヘと転送されることを特徴とする。
7. ７．請求項３−６の何れかに記載の方法において、前記転送領域は、格納領域（ ｎ−）よりも軽くドープされ（ｎ−−）ており、これによって与えられたピクセ ル信号は近接ピクセル内に含有された信号と混合されないことを特徴とする。
8. ８．請求項７に記載の方法において、前記ＣＣＤはイメージセンサであり、その ゲート電極は透過性を有し、それらが蓄積作用モード中に保持された時にピクセ ルの各ゲート電極下方で電位ウェルの電荷がインターゲートすることを特徴とす る。
9. ９．請求項７に記載の方法において、前記電荷は一のピクセルから他のピクセル へ転送されることを特徴とする。
10. １０．２ゲートピクセルが連続して繰り返された真正２位相ＣＣＤにおいて、連 続して繰り返されたゲート下方に形成され該ゲート下方に転送ドープ領域と格納 ドープ領域が形成されたｎ型埋設チャンネルを含み、各ピクセルのゲート下方に おいて前記転送領域（ｎ−−）は格納領域（ｎ−）よりも軽くドープされ、これ によって与えられたピクセル信号が近接ピクセル内信号と混合されないように構 成されていることを特徴とする。