JPH04506126A - マイクロコンピュータにおける逐次割込み - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 マイクロコンピュータにおける逐次割込み発明の分野 本発明は、マイクロコンピュータおける改善された割込み動作の方法に関し、さ らに詳しくは、ＣＰＵの動作時間とメイン・バス上の時間とを必要とせずに、マ イクロコンピュータにおいて割込みを要求するモジュール間のアービトレーショ ンを行なう方法に関する。

発明の背景 一般に、マイクロコンピュータにはマイクロプロセッサまたは中央演算装置（Ｃ ＰＵ）と複数のモジュールとが含まれ、これらは単一チップまたは複数のチップ でチップ化されており、メイン・バスにより互いに接続されている。

このメイン・バスはアドレス・ラインとデータ・ラインとから成る。メイン・バ スは、すべてのモジュールにより時分割で使用される。モジュールが高速レスポ ンスを必要とする場合、割込みとして知られる信号をＣＰＵに送る。割込みは、 ＣＰＵにその主プログラムまたは動作の実行を停止させ、割込みを生じさせたモ ジュールが必要とする特定のプログラムへＣＰＵジャンプさせる。基本的に、メ イン・バスの制御は、割込み中のモジュールにシフトされると言われる。割込み には、システムに対する重要度および要求されるアクションの緊急度に応じて、 さまざまな優先度がある。

一般に、割込みは、割込み要求信号を割込み要求ラインに印加するモジュールに よって起こされ、この割込み要求ラインはＣＰＵに接続されている。割込み要求 が検出されると、ＣＰＵはメイン・バスを用いて割込み肯定応答シーケンス（ｉ ｎｔｅｒｒｕｐｔ　ａｃｋｎｏｗｌｅｄｇｅ　５ｅｑｕｅｎｃｅ）を開始する。

この肯定応答シーケンスでは、モジュールをポーリングして、どのモジュールが 割込みを要求したのかを判定し、要求を出したモジュールの優先度を判定する。

割込み中のモジュールのうち少なくとも１つのモジュールの優先度がＣＰＵによ って実行中の動作の優先度よりも高い場合、ＣＰＵは割込み肯定応答信号を割込 み中のモジュールに送出し、現行動作からの動作情報をスタックあるいは保存す る。ここで大きな問題は、割込み肯定応答シーケンス中にＣＰＵおよびメイン・ バスが占有され、貴重な時間が消費されることである。

発明の概要 本発明の目的は、マイクロプロセッサ内のＣＰＵに割込みを行なう新規の改善さ れた方法を提供することである。

本発明の他の目的は、マイクロプロセッサにおいてより効率的な割込みシーケン スを行なうことである。

さらに本発明の目的は、割込み肯定応答シーケンスに対してメイン・バスおよび 追加のＣＰＵ時間を使用せずに、マイクロプロセッサの割込みを行なう新規の改 善された方法を提供することである。

また、本発明の目的は、相互接続を減少させ、システムへのモジュールの追加を 簡単にする改善されたマイクロプロセッサを提供することである。

これらおよびその他の目的は、ＣＰＵとデータ・ラインおよびアドレス・ライン から成るメイン・バスによってＣＰＵに動作可能に接続された複数のモジュール とを有するマイクロプロセッサに割込みを行なう方法によって実現される。この 方法は、ＣＰＵと複数のモジュールのそれぞれにと接続された少なくとも１つの ラインから成るアービトレーション・バスを設ける段階、ＣＰＵからアービトレ ーション・バスに現行動作の優先レベルを示す割込み優先レベル信号を供給する 段階７割込み要求中のモジュールからアービトレーションバスに割込み要求中の モジュールの優先レベルを示す割込み優先レベル信号を供給する段階およびＣＰ Ｕと割込み要求モジュールのうち優先度のもっとも高いものからメイン・バスを 制御する段階から成る。ＣＰＵはアービトレーション・バス上で割込み要求中の モジュールとアービトレーションを直接性なうので、割込み肯定応答または割込 み肯定応答シーケンスは必要ない。

図面の簡単な説明 第１図は、本発明を具現するマイクロプロセッサの概略ブロック図である。

第２図は、本発明を具現するマイクロプロセッサの具体的な実施例を示す第１図 と同様なブロック図である。

第３図は、第２図のマイクロプロセッサからの割込みレジスタを示す図である。

第４図は、第２図のマイクロプロセッサにおける割込みサイクルを示すタイミン グ図である。

好適な実施例の説明 第１図において、本発明を具現するマイクロプロセッサ１０の概略ブロック図を 示す。マイクロプロセッサ１０は、ＣＰＵ１２とＮｏ、１からＮ０９０までの複 数のモジュールとから成る。複数のモジュールのそれぞれは、一般的なデータ・ ラインとアドレス・ラインとを有するメイン・バス（図示せず）を介してＣＰＵ に結合され、通常動作中にＣＰＵ１２に割込みを行なうことができる。当技術分 野で周知のように、割込み中に、その割込みを行なうモジュールはメイン・バス に対する制御を引き受け、アドレスおよびデータが割込み中のモジュールとＣＰ ＵＩ　２との間でやり取りされる。

また、マイクロプロセッサ１０において、ＣＰＵ１２および複数のモジュールは 割込み要求ライン１４と少なくとも１つのラインから成るシリアル・アービトレ ーション・バス１６とによって接Ｉａされている。割込み要求は、割込み要求ラ イン１４を介してＣＰＵ１２に送られ、その割込みのための一切のアービトレー ションはシリアル・アービトレーションバス１６上で本発明による新規な方法を 用いて実現され、メイン・バスを使用せずに済み、また割込み肯定応答シーケン スは必要ない。

第２図において、マイクロプロセッサ１０の具体的な実施例２０を示す。マイク ロプロセッサ２０は、ＣＰＵ２２゜スレーブ・モジュール２４および外部バス・ インタフェース（ＥＢＩ）２６から成る。この外部バス・インタフェース２６は 、メイン・バス（図示せず）を介してさまざまな外部モジュールをＣＰＵ１２に 結合させるために用いられる。また、ＣＰＵ２２．スレーブ・モジュール２４お よびＥＢ　Ｉ　２６は、割込み要求ラインＩＲＱおよび一対の割込みアービトレ ーション・ライン（シリアル・アービトレーション・バス）ＩＡＲＢＯ，ＩＡＲ ＢＩを介して結合されている。本実施例では、シリアル・アービトレーション・ バスにおいて２つのラインを用いることにより、以下で説明するようにラインＩ ＡＲＢＯ，ＩＡＲＢＩのプリチャージを行なう。

スレーブ・モジュール２４は８ビツトの割込みレジスタ３４を有し、ＥＢＩ２６ は８ビツトの割込みレジスタ３６を有する。これらのレジスタの内容は、第３図 に示すように２つのフィールドに分割される。割込みレジスタ３４゜３６の最下 位の６ビツトには、関連モジュールの割込み番号または割込み要求ソースが入る 。割込み番号は、残りすべての割込み要求ソースに対する該当ソースの割込み優 先度を示す。この値が高ければ高いほど、優先度も高くなる。

割込み番号は、２つ以上の割込み要求が同時に発生した場合のみに用いられる。

本実施例では、割込み番号はユーザによるプログラムが可能であるが、例えば、 割込み要求を起こしているチャンネルの番号に応じて自動的に構成させることも できる。割込みレジスタ３４．３６の最上位の２ビツトは、割込み方式に対する 拡張として使用され、要求されるフレキシビリティに応じて、固定でもプログラ ム可能でもよい。この最上位の２ビツトは、さらに４つの割込み優先レベルを与 える。割込みレジスタ（両フィールド）におけるこの８ビツトの番号を、ここで はアービトレーション番号と呼ぶ。また、割込み要求がＣＰＵ２２によって認識 されると仮定すると、割込みレジスタ３４．３６の８ビツトを用いて、ＣＰＵベ クトルも判定する。割込みレジスタの考えられるそれぞれの値に対応して、全部 で２５６のＣＰＵ割込みベクトルが可能である。割込みベクトルは当業者には周 知であり、ここでは詳しく説明しない。

ＣＰＵ２２は、割込みマスク・レジスタ３８を有し、これは基本的に割込みレジ スタ３４．３６と同じである。割込みマスク・レジスタ３８には、最上位の２ビ ツトにＣＰＵ２２の現行動作の割込みレベルが常に入る。最下位の６ビツトは常 にゼロである。割込みマスク・レジスタ３８は、アービトレーション方式におい てＣＰＵ２２によって以下のように用いられる。明らかなように、割込みレジス タ３４．３６や割込みマスク・レジスタ３８のような１つ以上のレジスタにおけ る具体的なビット数やその番地は、本発明の特定の構成要件に適合させるため大 幅に変えてもよい。

モジュールまたは割込みソースは、割込み信号を割込み要求ラインＩＲＱに印加 し、それにより割込みが要求されていることを知らせる。各モジュールまたはソ ースは、すでに進行中のアービトレーション・サイクルと干渉しないように、ま ず別のソースが現在要求を行なっていないことを調べてから、要求を行なわなけ ればならない。もし２つ以上のソースが同時に割込みを要求すると、その２つ以 上のソースとＣＰＵ２２との間でアービトレーションが生じ、それ以外の場合に は、１つの割込みソースとＣＰＵ２２との間でのみアービトレーションが生じる 。第４図は、割込みサイクルの典型的なタイミング図を示す。

割込みサイクルは、１つ以上のモジュールまたはソースによる割込み要求から始 まる。割込み要求は、クロック信号（第４図参照）の立ち下がりで割込み要求ラ インＩＲＱをアクティブにすることにより通知される。割込み要求ラインＩＲＱ は、論理ワイヤードＯＲラインであり、複数のモジュールが同時に割込みを要求 することを可能にする。

割込み要求ラインＩＲＱをアクティブにする前に、割込み要求を行なうモジュー ルは、割込みアービトレーション・サイクルがすでに進行中であるかどうかを確 認しなければならない。割込みアービトレーション・サイクルがすでに進行中で あることは、割込み要求ラインＩＲＱがすでにアクティブになっていることによ り判断される。割込み要求ラインＩＲＱを、プリチャージされる直前に、クロッ ク信号の各立ち上がりでサンプリングして、この確認を行なう。

割込みアービトレーションが進行中である場合、割込み要求中のモジュールは割 込み要求ラインＩＲＱがアクティブでなくなるまで待機しなければならず、この 割込み要求ラインＩＲＱがアクティブでなくなると、割込み要求中のモジュール は割込み要求を行ない、それぞれのモジュールが割込み要求ラインＩＲＱをアク ティブにする。その後、割込み要求ラインＩＲＱは、割込みアービトレーション ・サイクルが完了するまでアクティブに維持されなければならない。

割込み要求を検出すると、ＣＰＵ２２およびすべての割込み要求中のモジュール は、割込みアービトレーション・サイクルを即刻開始するが、ＣＰＵ２２は現行 命令が完全に実行されるまでスタック動作を開始しない。本実施例では、２本の ラインのビット・シリアル・アービトレーション方式と割込みを起こすことので きる各モジュールに対するプログラム可能な８ビツトの番号（アービトレーショ ン番号）とを用いて、アービトレーションが実行される。割込みアービトレーシ ョンの間、アービトレーション番号はビット・シリアル方式で駆動され、ライン ＩＡＲＢＯとラインＩＡＲＢＩとの間で交互に行ない、そのためプリチャージが 可能となる。ラインＩＡＲＢＯ，ＩＡＲＢＩの性質により、アービトレーション 番号の「１」ビットは、割込みアービトレーション期間中に対応するｒＬＪ　レ ベルを発生させ、アービトレーション番号の最上位ビットが最初に生成される。

論理ワイヤードＯＲバスのため、「Ｌ」レベルが実質的に競合に勝つ。競合が検 出されると、すなわちｒＨＪに駆動しｒＬＪを検出すると、アービトレーション に負けたモジュールは、割込みアービトレーション・ラインＩＡＲＢＯ，ＩＡＲ ＢＩ上にそのアービトレーション番号を駆動することを即時停止しなければなら ない。割込みアービトレーション・サイクル終了時に、１つの割込みソースが残 り、そのソースは「アービトレーションに勝った」という。ＣＰＵ２２は、この 勝ったモジュールのアービトレーション番号を用いて、どこにベクトル化を行な うか判断する。最後のビットが送られた後、割込み要求ラインＩＲＱ上の割込み 要求は非アクティブにされ、次の割込みサイクルが行なえるようにする。

割込み番号フィールド（最下位の６ビツト）は常にゼロに設定されるので、ＣＰ Ｕ２２は割込み優先レベル・フィールドにおいて実質的に「アービトレーション に勝つ」ことを試みるにすぎない。ＣＰＵ２２が実際に勝つと、割込み要求中の 割込みソースの優先レベルはそれほど高くなく、従って、その割込み要求中の割 込みソースは、現行割込み要求サイクルが終了した時点で再度試みる必要がある 。この割込み要求は、「マスク」されたという。ＣＰＵ２２がアービトレーショ ンに負けると、要求中の割込みの優先レベルが十分高く、従って、ＣＰＵ２２は 現行状態を保存するため、必要なスタック動作を即時開始することができる。

この割込み要求は、マスクされていない。一般に、ＣＰＵ２２も割込み優先レベ ル・フィールドの値を増加させて、同一レベルで生じるそれ以上の割込みをマス クする。

特に第４図を参照して、各側込みサイクル中に生じる活動について以下で説明す る。第４図では、斜線部はプリチャージを示し、網線部は現行割込みマスク・レ ベルを示す。

状態（ＩＷ）−これは、アイドル状態または「割込み待機」状態である。この状 態は、割込みサイクルが発生していない限り、維持される。ＣＰＵ２２は、その 現行割込みマスク・レベルの表示で、割込みアービトレーション・ラインＩＡＲ ＢＯ，ＩＡＲＢＩを駆動する。割込み要求を希望するモジュールが現行マスク・ レベルが割込み要求レベルよりも低いと判断した場合、クロック信号の次の立ち 上がりで割込み要求ラインＩＲＱをアクティブにする。ただし、割込み要求ライ ンＩＲＱがまだアクティブになっていないものとする。ＣＰＵ２２は、割込み要 求信号をゲート信号として用いて、割込みアービトレーション・ラインエＡＲＢ Ｏ，ＩＡＲＢＩを駆動し、そのため割込み要求ラインＩＲＱをアクティブにする ことによりラインＩＡＲＢＯ。

ＩＡＲＢＩを３状態にし、また割込み要求ラインＩＲＱを非アクティブにするこ とによりラインＩＡＲＢＯ，ＩＡＲＢ１をＣＰＵ２２で駆動させる。また、割込 み要求ラインＩＲＱをアクティブにすることは、ＥＢＩ２６が割込みサイクル中 にプリチャージ・デユーティを開始しなければならないことをＥＢ　Ｉ　２６に 知らせる。また、この状態はリセット後に入るか、あるいは状態（工２）ないし 状ｆｉ（Ｉ９）中に被駆動ビット値とラインＩＡＲＢＯ，ＩＡＲＢＩ上の生成ビ ット値との間の相違が検出されるとこの状態に入る。

状態（工１）−割込み要求モジュールは、割込み要求を非アクティブにしてもよ いが、デバイスをＥＢ　Ｉ　２６内に維持するのでラインＩＲＱ　（ＲＭＢ）上 でアクティブ状態に維持される。この時点で、ＥＢ　Ｉ　２６は割込みアービト レーション・ラインＩＡＲＢＯをプリチャージする。

状態（Ｉ２）−割込み要求モジュールは、その割込みレジスタのビットＬ１を割 込みアービトレーション・ラインＩＡＲＢＯ上に駆動する。ＥＢ　Ｉ　２６は、 ラインＩ　ＡＲＢｌをプリチャージする。

状１！（Ｉ３）−割込み要求モジュールは、その割込みレジスタのビットＬＯを ラインＩＡＲＢＩ上に駆動する。ＥＢＩ２６は、ラインＩＡＲＢＯをプリチャー ジする。

状態（Ｉ４）−割込み要求モジュールは、その割込みレジスタのビットＮ５をラ インＩＡＲＢＯ上に駆動する。ＥＢＩ２６は、ラインＩＡＲＢＩをプリチャージ する。

状態（Ｉ５）−割込み要求モジュールは、その割込みレジスタのビットＮ４をラ インＩＡＲＢＩ上゛に駆動する。ＥＢＩ２６は、ラインＩＡＲＢＯをプリチャー ジする。

状態（工６）−割込み要求モジュールは、その割込みレジスタのビットＮ３をラ インＩＡＲＢＯ上に駆動する。ＥＢＩ２６は、ラインＩＡＲＢＩをプリチャージ する。

状態（エフ）−割込み要求モジュールは、その割込みレジスタのビットＮ２をラ インＩＡＲＢＩ上に駆動する。ＥＢＩ２６は、ラインＩＡＲＢＯをプリチャージ する。

状態（工８）−割込み要求モジュールは、その割込みレジスタのビットＮ１をラ インＩＡＲＢＯ上に駆動する。ＥＢＩ２６は、ラインＩＡＲＢ　１をプリチャー ジする。

状態（Ｉ９）−割込み要求モジュールは、その割込みレジスタのビットＮＯをラ インＩＡＲＢＩ上に駆動する。デバイスをＥＢ　Ｉ　２６内に維持することによ り、ラインＩＡＲＢＯの先行レベルが維持される。

状態（Ｉ　Ｉ　Ｏ）−デバイスをＥＢ　Ｉ　２６内に維持することにより、ＩＡ ＲＢＯの先行レベルが維持される。割込み要求モジュールは、ラインＩＡＲＢＯ ，ＩＡＲＢＩのいずれも駆動してはならない。

状態（Ｉ　ｌ　１）−ＥＢＩ２６がラインＩＲＱをプリチャージする。これによ り、ラインＩＲＱは非アクティブになり、そのためＣＰＵ２２はそのマスクレベ ルで再びラインＩＡＲＢＯ，ＩＡＲＢＩを駆動し始める。

状Ｂ（ｒｗ）−次の割込み要求に備えてこの状態に入る。

このように、上記の特定の実施例の割込み構造は、全部で１２８の割込みベクト ルと４つの割込みレベルに対応可能である。各側込みソースには、ユーザにより 、アービトレーション番号が割り付けられ、２つ以上のソースが同時に割込みを 要求する場合に、このアービトレーション番号を用いてモジュールの相対的な優 先度を判定する。このアービトレーション番号が高ければ高いほど、割込みソー スの有効優先度も高くなる。その後、このアービトレーション番号をＣＰＵ２２ のベクトル・テーブルへのオフセットとして用いて、割込み処理ルーチンに直接 入ることができ、そのためどのソースが割込みを行なったかを判定するのにすべ てのソースをポーリングする必要がなくなる。すべての外部割込みソースは、Ｅ Ｂ　Ｉ　２６を介して内部割込みソースとしてグループ化される。ＥＢＩ２６は 、割込みソースの最大数を超えない限り、オペレータが選択する方法で、外部割 込みをグループ化し、その優先度を決めて、外部割込みを解決することができる 。

本構造および方法は、一般に割込みソースに対してＣＰＵへの割込みに成功した かどうかを通知する「割込み肯定応答シーケンス」を完全に省略する。割込みソ ースは、割込み優先レベル・フィールドでアービトレーションに勝ったかどうか を判定することにより割込みに成功したかどうか判断することができる。また、 個別の割込みアービトレーション・ラインと割込み要求ラインとを設けているの で、割込みアービトレーション・サイクル全体はメイン・バスを使用せずに完了 することができる。もちろん、シリアルアービトレーション・バスは１本以上の ラインでもよく、好適な実施例では２つのラインを示し、このラインのプリチャ ージを行なっている。はとんどのＭＣＵでは、割込みはネスティングされる。従 って、電力を節約するため、モジュールが完全に割込み処理されると、ＣＰＵは シリアルアービトレーション・バス上の割込みマスクを先行の割込みレベルまで 落とすことができる。このように、モジュールはシリアル・アービトレーション ・バスに割込み信号を供給し続けることがなく、従って電力が節約される。アー ビトレーション番号を用いて、モジュールにより高い優先レベルを与えることが でき、かつ／またはＭＣＵ内の特定の機能を示すことができる。本発明は、チッ プ・レベルでもシステム・レベルでも利用することができ、シリアル・アービト レーション・バスと割込み要求ラインとを接続するだけで、モジュールを追加す ることができ、従って、相互接続を低減し、システムへのモジュールの追加を筒 単にする。

シリアル・アービトレーション・ラインの活動を監視し、その活動の検出を割込 み要求として利用することにより、割込み要求ラインを完全に削除することも可 能であることに注目されたい。しかし、このシステムの欠点は、シリアル・アー ビトレーション・ラインが本当にアイドル状態である（データのビット・ストリ ームのなかにはアイドル・ラインに類似するものがある）ことを保証するために は、割込み要求中のソースが十分な時間待機しなければならないので、システム の待ち時間が長（なることである。

以上、本発明の具体的な実施例を説明してきたが、さらに修正あるいは改善する ことが可能であることが当業者には理解される。従って、本発明は上述の特定の 例に限定されず、添付のクレームにおいて本発明の精神および範纏から逸脱する ことのない一切の変形を内包するものとする。

ＦＩＧ、Ｉ ＦＩＧ、２ ＦＩＧ、３ ＦＩＧ、４ 補正書の翻訳文提出書（特許法第１８４条の７第１項）平成３年９月２日

Claims (1)

1. 【特許請求の範囲】 １．ＣＰＵとデータ・ラインおよびアドレス・ラインから成るメイン・バスを介 してＣＰＵに動作可能に接続された複数のモジュールとを有するマイクロコンピ ュータにおいて、動作の割込みを行ない、メイン・バスの制御をシフトさせる方 法であって： ＣＰＵと複数のモジュールのそれぞれとに接続された、少なくとも１本のライン から成るアービトレーション・バスを設ける段階； ＣＰＵで進行中の現行動作の優先レベルを示す割込み優先レベル信号を、ＣＰＵ からアービトレーション・バスに供給する段階； 割込み要求モジュールの優先レベルを示す割込み優先レベル信号を、割込み要求 モジュールからアービトレーション・バスに供給する段階；および ＣＰＵおよび割込み要求モジュールのうち優先レベルがもっとも高いものからメ イン・バスを制御する段階；によって構成されることを特徴とする方法。 ２．アービトレーション・バスが一対のラインから成り、かつ割込み優先レベル 信号がそれぞれバイナリ・ビット列を有し、かつ前記の割込み優先レベル信号を 供給する段階のそれぞれが、該一対のラインの別々のラインに該バイナリ・ビッ ト列を逐次印加することを特徴とする請求項１記載の方法。 ３．一対のラインのうちバイナリ・ビットが供給されていない方をブリチャージ する段階から成ることを特徴とする請求項２記載の方法。 ４．複数のモジュールのそれぞれから、アービトレーション・バスの活動を検出 する段階；および検出された活動が完了するまで待機し、その後割込み優先レベ ル信号を供給する段階； から成ることを特徴とする請求項１記載の方法。 ５．動作中に割込みを処理するようにプログラムされたＣＰＵ； 前記ＣＰＵに結合された複数のモジュールであって、各モジュールが割込みソー スであり、かつ異なる割込み優先レベルを有する複数のモジュール； 前記ＣＰＵと前記複数のモジュールとに接続され、割込み要求を前記複数のモジ ュールから前記ＣＰＵに送る割込み要求ライン；および 前記ＣＰＵに接続され、現行動作の優先レベルを受け取り、かつ前記複数のモジ ュールに接続され、割込みを要求する各モジュールの割込み優先レベルを逐次受 け取り、前記ＣＰＵと前記複数のモジュールとの間のすべてのアービトレーショ ンを行なうシリアル・アービトレーション・バス； によって構成されることを特徴とするマイクロコンピュータ。 ５．複数のモジュールのそれぞれにおけるシリアル・アービトレーション・バス に結合され、複数のモジュールのそれぞれの割込み優先レベルを収容する割込み レジスタ；および ＣＰＵにおけるシリアル・アービトレーション・バスに結合され、現行動作の優 先レベルを収容する割込みマスク・レジスタ； から成ることを特徴とする請求項５記載のマイクロコンピュータ。 ７．シリアル・アービトレーション・バスが２本のアービトレーション・ライン から成り、かつマイクロコンピュータが、該２本のアービトレーション・ライン に接続され、該２本のアービトレーション・ラインの１本をプリチャージするプ リチャージ手段からなり、該２本のアービトレーション・ラインの残りの１本は 割込み優先レベルの一部を受け取ることを特徴とする請求項５記載のマイクロコ ンピュータ。