JPH0450625B2 - - Google Patents
Info
- Publication number
- JPH0450625B2 JPH0450625B2 JP61169919A JP16991986A JPH0450625B2 JP H0450625 B2 JPH0450625 B2 JP H0450625B2 JP 61169919 A JP61169919 A JP 61169919A JP 16991986 A JP16991986 A JP 16991986A JP H0450625 B2 JPH0450625 B2 JP H0450625B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- bus
- signal
- refresh
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計算機のメモリーバス制御方法に
係り、特にバス信号線本数に制約があり、かつダ
イナミツク型のランダムアクセスメモリを使用し
たシステムに好適なメモリーバス制御方法に関す
る。
係り、特にバス信号線本数に制約があり、かつダ
イナミツク型のランダムアクセスメモリを使用し
たシステムに好適なメモリーバス制御方法に関す
る。
電子計算機は一部特殊な用途のものを除いて一
般に第２図の構成をとる。すなわち主処理装置１
０１を中心にメモリーバス１１１を介して主記憶
１０２が接続される。一方、入出力バス１１２を
介して入出力制御機構１０３が接続され、主処理
装置１０１及び入出力制御機構１０３の制御によ
り入出力装置１０４が動作する。計算機のシステ
ム構成によつてはメモリーバス１１１と入出力バ
ス１１２を兼用するものもある。
般に第２図の構成をとる。すなわち主処理装置１
０１を中心にメモリーバス１１１を介して主記憶
１０２が接続される。一方、入出力バス１１２を
介して入出力制御機構１０３が接続され、主処理
装置１０１及び入出力制御機構１０３の制御によ
り入出力装置１０４が動作する。計算機のシステ
ム構成によつてはメモリーバス１１１と入出力バ
ス１１２を兼用するものもある。
この様な計算機システムでは、主記憶容量をシ
ステムの用途に応じて可変とするため、あるいは
システムの用途に応じて入出力機器構成を変える
ため、主記憶１０２及び入出力制御機構１０３は
モジユール化され、モジユールをメモリーバス１
１１あるいは入出力バス１１２より着脱可能な構
成とされる。そして例えば、記憶容量は小さくと
もよいが低価格であることが要求されるシステム
では主記憶モジユールを１個だけ実装し、逆に大
きな記憶容量が必要とれるシステムでは実装可能
な最大限の個数の主記憶が実装される。
ステムの用途に応じて可変とするため、あるいは
システムの用途に応じて入出力機器構成を変える
ため、主記憶１０２及び入出力制御機構１０３は
モジユール化され、モジユールをメモリーバス１
１１あるいは入出力バス１１２より着脱可能な構
成とされる。そして例えば、記憶容量は小さくと
もよいが低価格であることが要求されるシステム
では主記憶モジユールを１個だけ実装し、逆に大
きな記憶容量が必要とれるシステムでは実装可能
な最大限の個数の主記憶が実装される。
このようなシステムを小型化するためにはモジ
ユールを小さくする必要がある。そのためには各
モジユール内の回路構成を最小限にせねばならな
い。一方、モジユール間を接続するバスの信号線
はモジユールを２次元構成（例えば各モジユール
がプリント配線板１枚に対応する構成）とした場
合、そのモジユールの一辺を占める。このためモ
ジユールを小型化した場合、バスの信号線の本数
は制約を受けることになる。またIEEE796準拠入
出力バス等既に信号線本数とモジユールの寸法が
一定に定められたシステムにおいてその空きピン
を利用してバスを構成する場合も同様の制約を受
ける。
ユールを小さくする必要がある。そのためには各
モジユール内の回路構成を最小限にせねばならな
い。一方、モジユール間を接続するバスの信号線
はモジユールを２次元構成（例えば各モジユール
がプリント配線板１枚に対応する構成）とした場
合、そのモジユールの一辺を占める。このためモ
ジユールを小型化した場合、バスの信号線の本数
は制約を受けることになる。またIEEE796準拠入
出力バス等既に信号線本数とモジユールの寸法が
一定に定められたシステムにおいてその空きピン
を利用してバスを構成する場合も同様の制約を受
ける。
このような制約がある場合には、性能上必要と
なる信号線本数が足りなくなることがあり、これ
に対処するための従来方法としては米国インテル
社のマイクロプロセツサ8085および8086他の、ア
ドレス信号線とデータ信号線を多重化したものが
ある。この従来方法は、米国インテル社発行の製
品カタログ「マイクロプロセツサ・アンド・ペリ
フエラル・ハンドブツク（1983）の第２章第10頁
から第25頁（Microprocessor and Peripheral
Handbook（1983）Page2−10〜２−25）に詳し
いが、このうちのプロセツサ8085のアドレス／デ
ータ多重化に関して概要を説明する。
なる信号線本数が足りなくなることがあり、これ
に対処するための従来方法としては米国インテル
社のマイクロプロセツサ8085および8086他の、ア
ドレス信号線とデータ信号線を多重化したものが
ある。この従来方法は、米国インテル社発行の製
品カタログ「マイクロプロセツサ・アンド・ペリ
フエラル・ハンドブツク（1983）の第２章第10頁
から第25頁（Microprocessor and Peripheral
Handbook（1983）Page2−10〜２−25）に詳し
いが、このうちのプロセツサ8085のアドレス／デ
ータ多重化に関して概要を説明する。
プロセツサ8085は同社マイクロプロセツサ8080
の機能を強化したもので、機能強化に従つて信号
線の本数が増えたのに対し、8080と同一のパツケ
ージ（40ピンデユアルインラインパツケージ）を
使用したため、アドレス／データそれぞれの信号
線の多重化を行つた。第３図は8085のデータ転送
信号及び周辺回路の概略を示したものである。
8085マイクロプロセツサ２０１は８本のアドレス
バス２１１、８本のアドレス／データ多重化バス
２１２、アドレスラツチイネーブル信号２１３、
リードアクセスタイミング信号２１４、ライトア
クセスタイミング信号２１５、及びアクセスレデ
イ信号２１６の信号線によりメモリー及び周辺回
路へのアクセスを行う。スタテイツクメモリー等
のデバイスでは、アクセスを行つている間は該当
するアドレスを保持する必要があるが、一方アド
レス16ビツトの内８ビツトはアドレス／データ多
重化バス２１２より出力され、データ転送中はこ
のアドレス出力ができないため、アドレス保持用
にアドレスラツチ回路２０２を外部に設ける必要
がある。
の機能を強化したもので、機能強化に従つて信号
線の本数が増えたのに対し、8080と同一のパツケ
ージ（40ピンデユアルインラインパツケージ）を
使用したため、アドレス／データそれぞれの信号
線の多重化を行つた。第３図は8085のデータ転送
信号及び周辺回路の概略を示したものである。
8085マイクロプロセツサ２０１は８本のアドレス
バス２１１、８本のアドレス／データ多重化バス
２１２、アドレスラツチイネーブル信号２１３、
リードアクセスタイミング信号２１４、ライトア
クセスタイミング信号２１５、及びアクセスレデ
イ信号２１６の信号線によりメモリー及び周辺回
路へのアクセスを行う。スタテイツクメモリー等
のデバイスでは、アクセスを行つている間は該当
するアドレスを保持する必要があるが、一方アド
レス16ビツトの内８ビツトはアドレス／データ多
重化バス２１２より出力され、データ転送中はこ
のアドレス出力ができないため、アドレス保持用
にアドレスラツチ回路２０２を外部に設ける必要
がある。
第４図、第５図はアドレスラツチ回路２０２を
含めた8085マイクロプロセツサ２０１のアクセス
タイミングを示したもので、第４図は読み出し、
第５図は書き込みの場合を示している。これらの
図に於て、アドレス／データ多重化バス２１２か
らアクセスサイクルの冒頭でアドレスが出力され
ると、このアドレス出力とほぼ同時にアドレスラ
ツチイネーブル信号２１３がオン状態となり、こ
の信号２１３はアドレス出力中にオフ状態へもど
る。これによりバス２１２からのアドレスはアド
レスラツチ回路２０２に保持され、保持されたア
ドレス２１７とマイクロプロセツサ２０１自体に
保持されるアドレス２１１と併わせてアドレスバ
ス２２１が構成される。アドレスラツチイネーブ
ル信号２１３がオフ状態となつた後、所定の保持
時間を経てアドレス／データ多重化バス２１２か
らのアドレス出力は終了し、このバス２１２はデ
ータバス２２２となり、アクセスタイミング信号
２１４，（読み出し、第４図）２１５（書き込み、
第５図）のタイミングに従つてデータの転送が行
われる。
含めた8085マイクロプロセツサ２０１のアクセス
タイミングを示したもので、第４図は読み出し、
第５図は書き込みの場合を示している。これらの
図に於て、アドレス／データ多重化バス２１２か
らアクセスサイクルの冒頭でアドレスが出力され
ると、このアドレス出力とほぼ同時にアドレスラ
ツチイネーブル信号２１３がオン状態となり、こ
の信号２１３はアドレス出力中にオフ状態へもど
る。これによりバス２１２からのアドレスはアド
レスラツチ回路２０２に保持され、保持されたア
ドレス２１７とマイクロプロセツサ２０１自体に
保持されるアドレス２１１と併わせてアドレスバ
ス２２１が構成される。アドレスラツチイネーブ
ル信号２１３がオフ状態となつた後、所定の保持
時間を経てアドレス／データ多重化バス２１２か
らのアドレス出力は終了し、このバス２１２はデ
ータバス２２２となり、アクセスタイミング信号
２１４，（読み出し、第４図）２１５（書き込み、
第５図）のタイミングに従つてデータの転送が行
われる。
このようにしてアドレス／データ多重化を行つ
た場合、アドレスラツチイネーブル信号を追加
し、外部にラツチ回路を設けることにより信号線
本数を少なくすることができる。8085は８ビツト
のマイクロプロセツサであるが、さらに8086では
16ビツトのアドレス／データ多重化を行うことに
より、40ピンデユアルインラインパツケージに16
ビツトマイクロプロセツサを格納している。
た場合、アドレスラツチイネーブル信号を追加
し、外部にラツチ回路を設けることにより信号線
本数を少なくすることができる。8085は８ビツト
のマイクロプロセツサであるが、さらに8086では
16ビツトのアドレス／データ多重化を行うことに
より、40ピンデユアルインラインパツケージに16
ビツトマイクロプロセツサを格納している。
以上のようにアドレス／データ多重化により、
信号線本数を増やすことなくデータ信号線本数を
増やすことが可能である。しかし、第２図のよう
な構成のシステムのメモリーバスに於て同様のア
ドレス／データ多重化を行つた場合、各メモリー
モジユールにアドレスラツチを設けねばならな
い。
信号線本数を増やすことなくデータ信号線本数を
増やすことが可能である。しかし、第２図のよう
な構成のシステムのメモリーバスに於て同様のア
ドレス／データ多重化を行つた場合、各メモリー
モジユールにアドレスラツチを設けねばならな
い。
一方主記憶１０２の記憶素子としては安価で大
容量のダイナミツク動作型ランダムアクセスメモ
リ（DRAM）が使用されるのが一般的である。
DRAMに対しアクセスを行う場合は、アドレス
を行アドレスと列アドレスに分け、行アドレスス
トローブ信号と列アドレスストローブ信号を与え
る必要がある。DRAMのアクセスタイミングに
関しては日立製作所発行の製品カタログ『日立
ICメモリーデータブツク』（カタログNo.，746U）
に詳しい。したがつて8085の信号機をそのまま第
２図のような計算機システムのメモリーバスに使
用し、また主記憶の記憶素子としてDRAMを使
用した場合は、リードアクセスタイミング信号あ
るいはライトアクセスタイミング信号より行アド
レスストローブ信号及び列アドレスストローブ信
号を発生する回路を各主記憶モジユール毎に設け
る必要がある。
容量のダイナミツク動作型ランダムアクセスメモ
リ（DRAM）が使用されるのが一般的である。
DRAMに対しアクセスを行う場合は、アドレス
を行アドレスと列アドレスに分け、行アドレスス
トローブ信号と列アドレスストローブ信号を与え
る必要がある。DRAMのアクセスタイミングに
関しては日立製作所発行の製品カタログ『日立
ICメモリーデータブツク』（カタログNo.，746U）
に詳しい。したがつて8085の信号機をそのまま第
２図のような計算機システムのメモリーバスに使
用し、また主記憶の記憶素子としてDRAMを使
用した場合は、リードアクセスタイミング信号あ
るいはライトアクセスタイミング信号より行アド
レスストローブ信号及び列アドレスストローブ信
号を発生する回路を各主記憶モジユール毎に設け
る必要がある。
またDRAMは一旦書込んだ内容が時間がたつ
と揮発するという性質をもつている。したがつて
定期的に内容の再書込みを必要とする。この再書
込みをリフレツシユと呼ぶが、このリフレツシユ
の方法の代表的なものとして行アドレスストロー
ブ信号を用いたリフレツシユがある。第６図に行
アドレスストローブ信号（RAS）を用いたリフ
レツシユのタイミングを示す。即ちDRAMのア
ドレス入力に行アドレスを加え行アドレスストロ
ーブ信号をオン状態にすると行アドレスにて指定
された行のメモリーセルの内容の再書込みが行わ
れる。このようにして、リフレツシユを行わせる
ためには、行アドレスをDRAMの行数分だけ順
に指定するためのリフレツシユカウンタと、定期
的にリフレツシユを行わせるためのリフレツシユ
タイマー及び行アドレスストローブ信号発生回路
が必要であるが、8085ではDRAMリフレツシユ
に対する配慮がされていないため、各主記憶モジ
ユール側に前記のリフレツシユを行わせる為の回
路が必要となる。
と揮発するという性質をもつている。したがつて
定期的に内容の再書込みを必要とする。この再書
込みをリフレツシユと呼ぶが、このリフレツシユ
の方法の代表的なものとして行アドレスストロー
ブ信号を用いたリフレツシユがある。第６図に行
アドレスストローブ信号（RAS）を用いたリフ
レツシユのタイミングを示す。即ちDRAMのア
ドレス入力に行アドレスを加え行アドレスストロ
ーブ信号をオン状態にすると行アドレスにて指定
された行のメモリーセルの内容の再書込みが行わ
れる。このようにして、リフレツシユを行わせる
ためには、行アドレスをDRAMの行数分だけ順
に指定するためのリフレツシユカウンタと、定期
的にリフレツシユを行わせるためのリフレツシユ
タイマー及び行アドレスストローブ信号発生回路
が必要であるが、8085ではDRAMリフレツシユ
に対する配慮がされていないため、各主記憶モジ
ユール側に前記のリフレツシユを行わせる為の回
路が必要となる。
以上に述べたごとく、従来技術では、DRAM
を用い、モジユール化された主記憶を実装した計
算機のメモリーバスとして使用する場合について
の配慮がなされておらず、各主記憶モジユール毎
にDRAMアクセス用タイミング信号発生回路及
びリフレツシユ制御回路を設けねばならず、ハー
ドウエア量が増大してしまうという問題があつ
た。また、前記従来技術では、アドレス確定し、
アドレスラツチ後のアクセスタイミング信号がオ
ンとなるため、アクセス開始が遅れるという問題
もあつた。
を用い、モジユール化された主記憶を実装した計
算機のメモリーバスとして使用する場合について
の配慮がなされておらず、各主記憶モジユール毎
にDRAMアクセス用タイミング信号発生回路及
びリフレツシユ制御回路を設けねばならず、ハー
ドウエア量が増大してしまうという問題があつ
た。また、前記従来技術では、アドレス確定し、
アドレスラツチ後のアクセスタイミング信号がオ
ンとなるため、アクセス開始が遅れるという問題
もあつた。
本発明の目的は、アドレス／データ多重化バス
及びDRAMを用いたシステムに於て、主記憶モ
ジユールのハードウエアを減らし、計算機システ
ム全体のハードウエアを減らすことができ、更に
DRAMへのアクセスを高速に行えるメモリーバ
ス制御方法を提供するにある。
及びDRAMを用いたシステムに於て、主記憶モ
ジユールのハードウエアを減らし、計算機システ
ム全体のハードウエアを減らすことができ、更に
DRAMへのアクセスを高速に行えるメモリーバ
ス制御方法を提供するにある。
上記目的は、アドレスラツチイネーブル信号で
あつて行アドレスストローブ信号である第一のタ
イミング信号と、データ転送タイミング信号であ
つて列アドレスストローブ信号である第二のタイ
ミング信号と、アクセスサイクルのデータ転送方
向がリードであるかライトであるかを示す信号
と、DRAMのリフレツシユアドレスと、リフレ
ツシユ開始のタイミング信号と出力する回路を、
主処理装置のメモリバス制御部に設けることによ
り達成される。
あつて行アドレスストローブ信号である第一のタ
イミング信号と、データ転送タイミング信号であ
つて列アドレスストローブ信号である第二のタイ
ミング信号と、アクセスサイクルのデータ転送方
向がリードであるかライトであるかを示す信号
と、DRAMのリフレツシユアドレスと、リフレ
ツシユ開始のタイミング信号と出力する回路を、
主処理装置のメモリバス制御部に設けることによ
り達成される。
主記憶アクセス時には、主処理装置からアドレ
ス／データ多重化バス上にアドレスが出力されて
いるときに前記第一のタイミング信号をオン状態
とし、これによつて主記憶モジユール内に設けら
れたアドレスレジスタ内に上記バス上のアドレス
をラツチするとともにDRAMのアドレス入力に
行アドレスを加えた状態で行アドレスストローク
信号をオン状態にする。次に前記第二のタイミン
グ信号をオン状態にし、アドレス／データ多重化
バスをデータバスに切換え、DRAMのアドレス
入力に列アドレスを加えた状態で列アドレススト
ローブ信号をオン状態にする。この動作により
DRAMのデータ入出力ピンが活性化されデータ
の転送を行うことができ、DRAMアクセス用の
タイミング回路を各主記憶モジユールに設けなく
ても、データ転送を行える。また、第２のタイミ
ング信号ですぐにデータアクセスが行えるので、
アクセス開始の遅れを少くできる。
ス／データ多重化バス上にアドレスが出力されて
いるときに前記第一のタイミング信号をオン状態
とし、これによつて主記憶モジユール内に設けら
れたアドレスレジスタ内に上記バス上のアドレス
をラツチするとともにDRAMのアドレス入力に
行アドレスを加えた状態で行アドレスストローク
信号をオン状態にする。次に前記第二のタイミン
グ信号をオン状態にし、アドレス／データ多重化
バスをデータバスに切換え、DRAMのアドレス
入力に列アドレスを加えた状態で列アドレススト
ローブ信号をオン状態にする。この動作により
DRAMのデータ入出力ピンが活性化されデータ
の転送を行うことができ、DRAMアクセス用の
タイミング回路を各主記憶モジユールに設けなく
ても、データ転送を行える。また、第２のタイミ
ング信号ですぐにデータアクセスが行えるので、
アクセス開始の遅れを少くできる。
またDRAMのリフレツシユ時にはアドレス／
データ多重化バスにリフレツシユアドレスを出力
し、かつ前記第一の信号をオン状態にすると、
DRAMのアドレス入力に前記リフレツシユアド
レスを加えた状態で行アドレスストローブ信号を
オン状態にすることになるから、行アドレススト
ローブ信号によるリフレツシユサイクルを実行さ
せることができ、リフレツシユ制御のための回路
を各々の主記憶モジユールに設ける必要もない。
データ多重化バスにリフレツシユアドレスを出力
し、かつ前記第一の信号をオン状態にすると、
DRAMのアドレス入力に前記リフレツシユアド
レスを加えた状態で行アドレスストローブ信号を
オン状態にすることになるから、行アドレススト
ローブ信号によるリフレツシユサイクルを実行さ
せることができ、リフレツシユ制御のための回路
を各々の主記憶モジユールに設ける必要もない。
以下本発明を実施例によつて説明する。第１図
は本発明の方法の一実施例を示すもので、主処理
装置１０１は命令に従つてデータの処理を行う基
本処理装置１１とその他のバス制御部から達成さ
れる。バス制御部は内部バス１４１及び１４２と
メモリーバス１１１とを接続するトライステート
バツフア１９７，１９８及び１９９、リフレツシ
ユアドレスカウンタ１９５、リフレツシユアドレ
スカウンタ１９５の内容をメモリーバス１１１に
出力するトライステートバツフア１９６、さらに
これらのトライステートバツフア及びカウンタ７
の制御とメモリーバス１１１上のタイミング制御
を行う制御回路１３１から構成される。
は本発明の方法の一実施例を示すもので、主処理
装置１０１は命令に従つてデータの処理を行う基
本処理装置１１とその他のバス制御部から達成さ
れる。バス制御部は内部バス１４１及び１４２と
メモリーバス１１１とを接続するトライステート
バツフア１９７，１９８及び１９９、リフレツシ
ユアドレスカウンタ１９５、リフレツシユアドレ
スカウンタ１９５の内容をメモリーバス１１１に
出力するトライステートバツフア１９６、さらに
これらのトライステートバツフア及びカウンタ７
の制御とメモリーバス１１１上のタイミング制御
を行う制御回路１３１から構成される。
メモリーバス１１１はアドレス／データ多重化
バス１、アドレスラツチイネーブル信号であつて
DRAMの行アドレスストローブ信号であるメモ
リーアドレスストローブ信号２、データ転送タイ
ミング信号であつてDRAMの列アドレスストロ
ーブ信号であるメモリーデータストローブ信号
３、主記憶に対するアクセスがライトアクセスの
場合オン状態、リードアクセスの場合オフ状態と
なるメモリーライト信号４、主記憶からのアクセ
ス応答信号であるメモリーアクノーリツジ信号５
からなる。
バス１、アドレスラツチイネーブル信号であつて
DRAMの行アドレスストローブ信号であるメモ
リーアドレスストローブ信号２、データ転送タイ
ミング信号であつてDRAMの列アドレスストロ
ーブ信号であるメモリーデータストローブ信号
３、主記憶に対するアクセスがライトアクセスの
場合オン状態、リードアクセスの場合オフ状態と
なるメモリーライト信号４、主記憶からのアクセ
ス応答信号であるメモリーアクノーリツジ信号５
からなる。
主記憶１０２は記憶素子としてダイナミツク動
作型ランダムアクセスメモリ１５１を使用し、周
辺回路としてはアドレス系、データ系及び制御系
の３種に分類される。アドレス系としては行アド
レスバツフア１７４、メモリーアドレスストロー
ブ信号２により列アドレスをラツチする列アドレ
スレジスタ１５３、メモリーアドレスストローブ
信号２がオフ状態のとき行アドレスを、オン状態
となつてから若干の遅延をおいて列アドレスを、
それぞれDRAM１５１に出力するマルチプレク
サ１５２、主記憶モジユールに割当てられたアド
レス設定用スイツチ１５６、メモリーバス１１１
上のアドレスとスイツチ１５６の内容を比較する
ためのコンパレータ１５５、及びコンパレータ１
５５の一致出力を保持するレジスタ１５４があ
る。データ系としてはライトデータのバツフア１
７３、リードデータのトライステートバツフア１
７１がある。
作型ランダムアクセスメモリ１５１を使用し、周
辺回路としてはアドレス系、データ系及び制御系
の３種に分類される。アドレス系としては行アド
レスバツフア１７４、メモリーアドレスストロー
ブ信号２により列アドレスをラツチする列アドレ
スレジスタ１５３、メモリーアドレスストローブ
信号２がオフ状態のとき行アドレスを、オン状態
となつてから若干の遅延をおいて列アドレスを、
それぞれDRAM１５１に出力するマルチプレク
サ１５２、主記憶モジユールに割当てられたアド
レス設定用スイツチ１５６、メモリーバス１１１
上のアドレスとスイツチ１５６の内容を比較する
ためのコンパレータ１５５、及びコンパレータ１
５５の一致出力を保持するレジスタ１５４があ
る。データ系としてはライトデータのバツフア１
７３、リードデータのトライステートバツフア１
７１がある。
第７図は制御回路１３１の内部構成例を示すも
ので、リードライトタイミング発生用のシフトレ
ジスタ４１、リフレツシユタイミング発生用のシ
フトレジスタ４２、リフレツシユタイマー５１、
リフレツシユ要求レジスタ５２といくつかのゲー
トから構成されている。
ので、リードライトタイミング発生用のシフトレ
ジスタ４１、リフレツシユタイミング発生用のシ
フトレジスタ４２、リフレツシユタイマー５１、
リフレツシユ要求レジスタ５２といくつかのゲー
トから構成されている。
以上のような実施例に於て、主処理装置１０１
から主記憶１０２へのリードアクセスを行う場合
の動作を説明する。第８図はこの時の動作のタイ
ミングチヤートである。まず第１図の基本処理装
置１１のリード／ライト判別信号１４４がリード
を示した状態でアクセス要求信号１４３がオン状
態となる。これを受けて第７図の制御タイミング
回路１３１はメモリーライト信号４をオフ状態、
アドレスバツフア制御信号１８７をオン状態とす
る。これによつてアドレストライステートバツフ
ア１９７が内部アドレスバス１４１の内容をアド
レス／データ多重化バス１に出力する。アドレ
ス／データ多重化バス１上にアドレスが確定する
と（第８図t1）、全アドレスの内DRAM１５１の
行アドレスに相当するビツトはアドレスバツフア
１７４を通じてマルチプレクサ１５２へ入力され
る。このときメモリーアドレスストローブ信号２
はオフ状態（第８図では２を反転した値で示して
いるのに注意、他も同様）なので、マルチプレク
サ１５２からはバツフア１７４からの行アドレス
が入力される。この状態で第７図のシフトレジス
タ４１の出力QAがオンしてメモリーアドレスス
トローブ信号２がオン状態となると（第８図t2）、
DRAM１５１の行アドレスストローブ信号RAS
がオンとなるとともに、列アドレスレジスタ１５
３と該アドレスが当該主記憶モジユール内に存在
するか否かの情報を保持するレジスタ１５４がホ
ールド状態となり、更に遅延用ゲート１５８，１
５９を通してアドレスマルチプレクサ１５２の出
力が行アドレスからレジスタ１５３よりの列アド
レスに変化する（第８図t3）。次に第７図のシフ
トレジスタ４１の出力QBがオンしてメモリーデ
ータストローブ信号３がオン状態になると同時
に、アドレスバツフア制御信号１８７がオフ状
態、データバスバツフア制御信号１８９がオン状
態とされる（第８図t4）。そうするとアドレスバ
ツフア１９７がハイインピーダンス状態、データ
バスバツフア１９９がローインピーダンス状態と
なつて、アドレス／データ多重化バス１の内容が
内部データバス１４２上に出力可能となる。一方
メモリーデータストローブ信号３がオン状態とな
ると、主記憶１０２内のアンドゲート１６１の出
力はアクセスアドレスが当該主記憶モジユール内
に存在するときオンとなり、DRAM１５１の列
アドレスストローブCASがオン状態となる（第
８図t5）。またゲート１６１の出力オンによりア
ンドゲート１６３出力もオンし、データバツフア
１７１、アクセス応答信号バツフア１７２がロー
インピーダンス状態となる。またアンドゲート１
６１の出力はシフトレジスタ１５７へ入力され、
DRAM１５１のデータ出力確定に必要な時間だ
け遅延される。DRAM１５１のデータ出力が確
定すると（第８図t6）、データはデータバスバツ
フア１７１を介してアドレス／データ多重化バス
１に出力され、これが主処理装置１０１のデータ
バスバツフア１９９を介して内部データバス１４
２に送られ、リードデータが確定する。一方主記
憶１０２内シフトレジスタ１５７が所定の時間経
過したときその出力をオン状態とし、これがバツ
フアゲート１７２を介してメモリアクノーリツジ
信号５とし出力される（第８図t7）。そうすると
タイミング回路１３１は基本処理装置１１へのア
クセス応答信号１４５をオン状態とし、これによ
つて基本処理装置１１は内部データバス１４２上
のデータを取込み、アクセス要求信号１４３をオ
フ状態とする。信号１４３がオフすると、メモリ
ーアドレスストローブ信号２、メモリーデータス
トローブ信号３はともにオフ状態（第８図t8）、
データバスバツフア１９９はハイインピーダンス
状態となる。また主記憶１０２内DRAM１５１
の行アドレスストローブ、列アドレスストローブ
もともにオフ状態となり（第８図t9）、メモリー
アクノーリツジ信号５がオフ状態、トライステー
トバツフア１７１及び１７２がハイインピーダン
ス状態となる。以上で主記憶１０２からのデータ
リードが終了する。
から主記憶１０２へのリードアクセスを行う場合
の動作を説明する。第８図はこの時の動作のタイ
ミングチヤートである。まず第１図の基本処理装
置１１のリード／ライト判別信号１４４がリード
を示した状態でアクセス要求信号１４３がオン状
態となる。これを受けて第７図の制御タイミング
回路１３１はメモリーライト信号４をオフ状態、
アドレスバツフア制御信号１８７をオン状態とす
る。これによつてアドレストライステートバツフ
ア１９７が内部アドレスバス１４１の内容をアド
レス／データ多重化バス１に出力する。アドレ
ス／データ多重化バス１上にアドレスが確定する
と（第８図t1）、全アドレスの内DRAM１５１の
行アドレスに相当するビツトはアドレスバツフア
１７４を通じてマルチプレクサ１５２へ入力され
る。このときメモリーアドレスストローブ信号２
はオフ状態（第８図では２を反転した値で示して
いるのに注意、他も同様）なので、マルチプレク
サ１５２からはバツフア１７４からの行アドレス
が入力される。この状態で第７図のシフトレジス
タ４１の出力QAがオンしてメモリーアドレスス
トローブ信号２がオン状態となると（第８図t2）、
DRAM１５１の行アドレスストローブ信号RAS
がオンとなるとともに、列アドレスレジスタ１５
３と該アドレスが当該主記憶モジユール内に存在
するか否かの情報を保持するレジスタ１５４がホ
ールド状態となり、更に遅延用ゲート１５８，１
５９を通してアドレスマルチプレクサ１５２の出
力が行アドレスからレジスタ１５３よりの列アド
レスに変化する（第８図t3）。次に第７図のシフ
トレジスタ４１の出力QBがオンしてメモリーデ
ータストローブ信号３がオン状態になると同時
に、アドレスバツフア制御信号１８７がオフ状
態、データバスバツフア制御信号１８９がオン状
態とされる（第８図t4）。そうするとアドレスバ
ツフア１９７がハイインピーダンス状態、データ
バスバツフア１９９がローインピーダンス状態と
なつて、アドレス／データ多重化バス１の内容が
内部データバス１４２上に出力可能となる。一方
メモリーデータストローブ信号３がオン状態とな
ると、主記憶１０２内のアンドゲート１６１の出
力はアクセスアドレスが当該主記憶モジユール内
に存在するときオンとなり、DRAM１５１の列
アドレスストローブCASがオン状態となる（第
８図t5）。またゲート１６１の出力オンによりア
ンドゲート１６３出力もオンし、データバツフア
１７１、アクセス応答信号バツフア１７２がロー
インピーダンス状態となる。またアンドゲート１
６１の出力はシフトレジスタ１５７へ入力され、
DRAM１５１のデータ出力確定に必要な時間だ
け遅延される。DRAM１５１のデータ出力が確
定すると（第８図t6）、データはデータバスバツ
フア１７１を介してアドレス／データ多重化バス
１に出力され、これが主処理装置１０１のデータ
バスバツフア１９９を介して内部データバス１４
２に送られ、リードデータが確定する。一方主記
憶１０２内シフトレジスタ１５７が所定の時間経
過したときその出力をオン状態とし、これがバツ
フアゲート１７２を介してメモリアクノーリツジ
信号５とし出力される（第８図t7）。そうすると
タイミング回路１３１は基本処理装置１１へのア
クセス応答信号１４５をオン状態とし、これによ
つて基本処理装置１１は内部データバス１４２上
のデータを取込み、アクセス要求信号１４３をオ
フ状態とする。信号１４３がオフすると、メモリ
ーアドレスストローブ信号２、メモリーデータス
トローブ信号３はともにオフ状態（第８図t8）、
データバスバツフア１９９はハイインピーダンス
状態となる。また主記憶１０２内DRAM１５１
の行アドレスストローブ、列アドレスストローブ
もともにオフ状態となり（第８図t9）、メモリー
アクノーリツジ信号５がオフ状態、トライステー
トバツフア１７１及び１７２がハイインピーダン
ス状態となる。以上で主記憶１０２からのデータ
リードが終了する。
第９図は主処理装置１０１から主記憶１０２に
対するライトアクセス時の動作タイムチヤートで
ある。この場合は基本処理装置１１のリード／ラ
イト判別信号１４４がライトを示した状態でアク
セス要求信号１４３がオン状態となる。これを受
けて制御タイミング回路１３１はメモリーライト
信号４をオン状態、アドレスバツフア制御信号１
８７をオン状態とし、アドレスバツフア１９７が
アドレスをアドレス／データ多重化バス１に出力
する（第９図t1）。以後メモリーデータストロー
ブ信号３かオン状態となるまで（第９図t4）はリ
ードアクセスと同様である。DRAM１５１への
ライト時はライトイネーブル信号WEがオン状態
となる時点でデータ入力が確定している必要があ
ると、メモリーデータストローブ信号３がオン状
態となつた時点（t4）ではデータ入力は確定して
いないので、アンドゲート１６１の出力をシフト
レジスタ１５７にて遅らせている。シフトレジス
タ１５７の出力QAがオン状態になることにより
アンドゲート１６２の出力、つまりライトイネー
ブル信号WEがオン状態となり（第９図t10）、
DRAM１５１にデータが書込まれ、以後リード
アクセスと同様の手順でライトデータの全アクセ
スを終了する。
対するライトアクセス時の動作タイムチヤートで
ある。この場合は基本処理装置１１のリード／ラ
イト判別信号１４４がライトを示した状態でアク
セス要求信号１４３がオン状態となる。これを受
けて制御タイミング回路１３１はメモリーライト
信号４をオン状態、アドレスバツフア制御信号１
８７をオン状態とし、アドレスバツフア１９７が
アドレスをアドレス／データ多重化バス１に出力
する（第９図t1）。以後メモリーデータストロー
ブ信号３かオン状態となるまで（第９図t4）はリ
ードアクセスと同様である。DRAM１５１への
ライト時はライトイネーブル信号WEがオン状態
となる時点でデータ入力が確定している必要があ
ると、メモリーデータストローブ信号３がオン状
態となつた時点（t4）ではデータ入力は確定して
いないので、アンドゲート１６１の出力をシフト
レジスタ１５７にて遅らせている。シフトレジス
タ１５７の出力QAがオン状態になることにより
アンドゲート１６２の出力、つまりライトイネー
ブル信号WEがオン状態となり（第９図t10）、
DRAM１５１にデータが書込まれ、以後リード
アクセスと同様の手順でライトデータの全アクセ
スを終了する。
第１０図はリフレツシユ時の動作タイムチヤー
トである。このときはタイミング回路１３１内部
のリフレツシユタイマー５１（第７図）がタイム
アウトとなり、リフレツシユが必要となると、タ
イミング回路１３１ではレジスタ５２がセツトさ
れてリフレツシユアドレスバツフア制御信号１８
６がシフトレジスタ４２の出力QAかにオン状態
で出力され、バツフア１９６経由でアドレス／デ
ータ多重化バス１上にリフレツシユアドレスカウ
ンタ１９５の内容が出力される（第１０図t1）。
続いてシフトレジスタ４２の出力QBからメモリ
ーアドレスストローブ信号２がオン状態で出力さ
れ（第１０図t2）、DRAM１５１の行アドレスス
トローブ信号RASがオン状態とされると、リフ
レツシユアドレスカウンタの内容で示される
DRAM１５１内部のメモリーセルの再書込みが
行われる。再書き込みに要する時間が経過する
と、シフトレジスタ４２の出力QCがオンしてレ
ジスタ５２をリセツトし、その結果シフトレジス
タ４２自身の出力をオフとする。これによつてメ
モリーアドレスストローブ信号２とリフレツシユ
アドレスバツフア制御信号１８６はオフ状態とさ
れ（第１０図t11）、同時にカウンタ更新信号１８
５が出力されてリフレツシユアドレスカウンタ１
９５の内容が更新される。
トである。このときはタイミング回路１３１内部
のリフレツシユタイマー５１（第７図）がタイム
アウトとなり、リフレツシユが必要となると、タ
イミング回路１３１ではレジスタ５２がセツトさ
れてリフレツシユアドレスバツフア制御信号１８
６がシフトレジスタ４２の出力QAかにオン状態
で出力され、バツフア１９６経由でアドレス／デ
ータ多重化バス１上にリフレツシユアドレスカウ
ンタ１９５の内容が出力される（第１０図t1）。
続いてシフトレジスタ４２の出力QBからメモリ
ーアドレスストローブ信号２がオン状態で出力さ
れ（第１０図t2）、DRAM１５１の行アドレスス
トローブ信号RASがオン状態とされると、リフ
レツシユアドレスカウンタの内容で示される
DRAM１５１内部のメモリーセルの再書込みが
行われる。再書き込みに要する時間が経過する
と、シフトレジスタ４２の出力QCがオンしてレ
ジスタ５２をリセツトし、その結果シフトレジス
タ４２自身の出力をオフとする。これによつてメ
モリーアドレスストローブ信号２とリフレツシユ
アドレスバツフア制御信号１８６はオフ状態とさ
れ（第１０図t11）、同時にカウンタ更新信号１８
５が出力されてリフレツシユアドレスカウンタ１
９５の内容が更新される。
以上の実施例から明らかなように、本発明によ
れば、ダイナミツク動作型ランダムアクセスメモ
リーアクセス用タイミング発生回路及びリフレツ
シユ制御回路が主処理装置内に集約できるので、
複数の主記憶モジユールを実装する処理装置シス
テムの全ハードウエア量を減少できるという効果
がある。また本発明によればアドレス／データ多
重化バスに於いてアドレスラツチタイミングにて
行アドレスストローブの印加が行われるのでアド
レスラツチのビツト幅が半減でき、さらにアクセ
ス開始が早くなるため、ハードウエア簡略化およ
びアクセスの高速化という効果がある。
れば、ダイナミツク動作型ランダムアクセスメモ
リーアクセス用タイミング発生回路及びリフレツ
シユ制御回路が主処理装置内に集約できるので、
複数の主記憶モジユールを実装する処理装置シス
テムの全ハードウエア量を減少できるという効果
がある。また本発明によればアドレス／データ多
重化バスに於いてアドレスラツチタイミングにて
行アドレスストローブの印加が行われるのでアド
レスラツチのビツト幅が半減でき、さらにアクセ
ス開始が早くなるため、ハードウエア簡略化およ
びアクセスの高速化という効果がある。
第１図は本発明の一実施例を示すブロツク図、
第２図は一般的な処理装置システムの構成図、第
３図は従来の技術である8085マイクロプロセツサ
のバス構成を示す図、第４図及び第５図は第３図
のマイクロプロセツサのリード時及びライト時の
タイミングチヤート、第６図はダイナミツク動作
型ランダムアクセスメモリーの動作タイミングチ
ヤート、第７図はタイミング回路の一実施例を示
す図、第８図〜第１０図は第１図の実施例におけ
るリード動作、ライト動作、及びリフレツシユ動
作のタイミングチヤートである。 １……アドレス／データ多重化バス、２……メ
モリーアドレスストローブ信号、３……メモリー
データストローブ信号、４……メモリーリード信
号、５……メモリーアクノーリツジ信号、１０１
……主処理装置、１０２……主記憶モジユール、
１３１……メモリーバス制御タイミング回路、１
１……基本処理装置、１５１……ダイナミツク動
作型ランダムアクセスメモリー、５１……リフレ
ツシユタイマー、１９５……リフレツシユカウン
タ。
第２図は一般的な処理装置システムの構成図、第
３図は従来の技術である8085マイクロプロセツサ
のバス構成を示す図、第４図及び第５図は第３図
のマイクロプロセツサのリード時及びライト時の
タイミングチヤート、第６図はダイナミツク動作
型ランダムアクセスメモリーの動作タイミングチ
ヤート、第７図はタイミング回路の一実施例を示
す図、第８図〜第１０図は第１図の実施例におけ
るリード動作、ライト動作、及びリフレツシユ動
作のタイミングチヤートである。 １……アドレス／データ多重化バス、２……メ
モリーアドレスストローブ信号、３……メモリー
データストローブ信号、４……メモリーリード信
号、５……メモリーアクノーリツジ信号、１０１
……主処理装置、１０２……主記憶モジユール、
１３１……メモリーバス制御タイミング回路、１
１……基本処理装置、１５１……ダイナミツク動
作型ランダムアクセスメモリー、５１……リフレ
ツシユタイマー、１９５……リフレツシユカウン
タ。
Claims (1)
- 【特許請求の範囲】 １ 主処理装置から、該装置にアドレス／データ
多重化バスであるメモリーバスを介して接続され
かつその記憶素子がダイナミツクRAMである主
記憶モジユールへアクセスする場合のメモリーバ
ス制御方法に於て、主処理装置にメモリー制御手
段を設けるとともに、主処理装置からアクセス要
求及びアクセスアドレスが出力された時に、上記
メモリー制御手段は第１のタイミング信号を出力
して主処理装置内の内部アドレスバス上の上記ア
クセスアドレスを上記メモリーバス上へ出力し、
一方主記憶モジユールは上記第１のタイミング信
号を受けると、上記メモリーバス上へ出力された
アクセスアドレス内の行アドレスを自モジユール
内のダイナミツクRAMのアドレス入力へマルチ
プレクサを介して印加し、かつ行アドレスストロ
ーブ信号をオン状態とし、更に上記アクセスアド
レス内の列アドレスを列アドレスレジスタへセツ
トし、続いて上記メモリー制御手段は第２のタイ
ミング信号を出力して主記憶装置内の内部データ
バスを内部アドレスバスに代つて上記メモリーバ
スに接続し、一方主記憶モジユールは上記第２の
タイミング信号を受けると、自モジユール内ダイ
ナミツクRAMの行アドレスストローブ信号に続
いて列アドレスストローブ信号もオンとしかつ上
記列アドレスレジスタへセツトされている列アド
レスをダイナミツクRAMのアドレス入力へ前記
マルチプレクサを介して印加し、かくして主処理
装置と主記憶モジユールとのデータ転送を行うよ
うにしたことを特徴とするメモリーバス制御方
法。 ２ 前記メモリー制御手段にリフレツシユタイマ
ー及びリフレツシユカウンタを設けるとともに、
主記憶モジユールへのアクセスが行われていない
時に上記リフレツシユタイマからリフレツシユタ
イミング信号が出力された時には、上記メモリー
制御手段は上記リフレツシユカウンタの内容をリ
フレツシユアドレスとして上記メモリーバスへ出
力し、かつ前記第１のタイミング信号を主記憶モ
ジユールへ出力し、主記憶モジユールは上記メモ
リーバス上のアドレスを自モジユール内のダイナ
ミツクRAMのアドレス入力へ印加し更に上記第
１のタイミング信号により行アドレスストローブ
信号をオンとすることによつて当該ダイナミツク
RAMのリフレツシユを行うようにしたことを特
徴とする特許請求の範囲第１項記載のメモリーバ
ス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61169919A JPS6326753A (ja) | 1986-07-21 | 1986-07-21 | メモリ−バス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61169919A JPS6326753A (ja) | 1986-07-21 | 1986-07-21 | メモリ−バス制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6326753A JPS6326753A (ja) | 1988-02-04 |
| JPH0450625B2 true JPH0450625B2 (ja) | 1992-08-14 |
Family
ID=15895383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61169919A Granted JPS6326753A (ja) | 1986-07-21 | 1986-07-21 | メモリ−バス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6326753A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413658A (en) * | 1987-07-07 | 1989-01-18 | Yokogawa Electric Corp | Dram access control device |
| US5440749A (en) * | 1989-08-03 | 1995-08-08 | Nanotronics Corporation | High performance, low cost microprocessor architecture |
| JP4306718B2 (ja) | 2006-11-10 | 2009-08-05 | トヨタ自動車株式会社 | シリンダヘッド |
| CN105355032B (zh) * | 2014-08-22 | 2019-06-04 | 无锡华润矽科微电子有限公司 | 内置可多次编程存储器的学习型遥控电路结构及学习方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57196334A (en) * | 1981-05-26 | 1982-12-02 | Toshiba Corp | Memory interface |
-
1986
- 1986-07-21 JP JP61169919A patent/JPS6326753A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6326753A (ja) | 1988-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5844856A (en) | Dual port memories and systems and methods using the same | |
| US4412313A (en) | Random access memory system having high-speed serial data paths | |
| KR930004426B1 (ko) | 듀얼 포트 판독/기입 레지스터 파일 메모리 및 그 구성방법 | |
| US4792929A (en) | Data processing system with extended memory access | |
| JP3039557B2 (ja) | 記憶装置 | |
| US5943681A (en) | Semiconductor memory device having cache function | |
| JPH01125795A (ja) | 仮想型スタティック半導体記憶装置及びこの記憶装置を用いたシステム | |
| EP1415304A2 (en) | Memory device having different burst order addressing for read and write operations | |
| EP0509994B1 (en) | Centralized reference and change table for a multiprocessor virtual memory system | |
| US5829016A (en) | Memory system with multiplexed input-output port and systems and methods using the same | |
| JPS59129989A (ja) | デユアル・ポ−ト型ダイナミツク・ランダム・アクセス・メモリ・セル及びその動作方法 | |
| KR100332188B1 (ko) | 커맨드 적재 고대역폭 메모리와 그 메모리 내에서 커맨드를 적재하고 보류중인 동작을 자체 실행하는 방법 | |
| JPH0450625B2 (ja) | ||
| US6092167A (en) | Robust interface for high speed memory access | |
| US5325515A (en) | Single-component memory controller utilizing asynchronous state machines | |
| KR940002595Y1 (ko) | Cpu보드상의 이중 포트 기억장치 회로 | |
| US6035372A (en) | Dynamic RAM in a microprocessor system | |
| JPH07129462A (ja) | メモリ制御装置 | |
| KR0180780B1 (ko) | 로오 어드레스 카운터 | |
| KR920005294B1 (ko) | 듀얼포트 메모리 소자의 칩인에이블신호 제어회로 | |
| JPH02187989A (ja) | デュアルポートメモリ | |
| EP0552426A1 (en) | Multilevel memory system | |
| JPS63142589A (ja) | 半導体メモリ | |
| JPH025291A (ja) | 半導体メモリ | |
| JPS63249240A (ja) | キヤツシユメモリシステムにおけるデ−タ転送制御方式 |