JPH0450633B2 - - Google Patents
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- JPH0450633B2 JPH0450633B2 JP6319783A JP6319783A JPH0450633B2 JP H0450633 B2 JPH0450633 B2 JP H0450633B2 JP 6319783 A JP6319783 A JP 6319783A JP 6319783 A JP6319783 A JP 6319783A JP H0450633 B2 JPH0450633 B2 JP H0450633B2
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- Japan
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- conversion circuit
- circuit
- input
- signal
- drain
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は２個のアナログ電気信号を互いに乗算
する集積化４象限アナログ信号乗算回路に関す
る。アナログ乗算回路は、遅延線、減算回路ある
いは加算回路と同様に、アナログシグナルプロセ
ツサなどのアナログ集積回路を構成する重要な基
本回路である。アナログ集積回路は、デジタル集
積回路と比べ、回路規模や消費電力が極めて小さ
い、演算処理速度が極めて速いといつた特長があ
り、高速・広帯域、小形の集積回路を実現する上
で極めて有利である。ところがアナログ集積回路
はアナログ方式特有の高調波歪を発生するため
に、集積回路の特性を劣化させる欠点がある。
する集積化４象限アナログ信号乗算回路に関す
る。アナログ乗算回路は、遅延線、減算回路ある
いは加算回路と同様に、アナログシグナルプロセ
ツサなどのアナログ集積回路を構成する重要な基
本回路である。アナログ集積回路は、デジタル集
積回路と比べ、回路規模や消費電力が極めて小さ
い、演算処理速度が極めて速いといつた特長があ
り、高速・広帯域、小形の集積回路を実現する上
で極めて有利である。ところがアナログ集積回路
はアナログ方式特有の高調波歪を発生するため
に、集積回路の特性を劣化させる欠点がある。
本発明の目的は従来の乗算回路に比べ、回路規
模をさらに小形化したことを特徴とする４象限ア
ナログ信号乗算回路を提供することにある。本発
明の他の目的はアナログ方式の欠点である高調波
歪を極めて改善できる乗算回路を提供することに
ある。
模をさらに小形化したことを特徴とする４象限ア
ナログ信号乗算回路を提供することにある。本発
明の他の目的はアナログ方式の欠点である高調波
歪を極めて改善できる乗算回路を提供することに
ある。
本発明によれば、該第１のMOST、電気的特
性が該第１のMOSTと等しいかあるいは極めて
近い第２のMOST、少なくとも演算増幅器を含
み、該第１のMOSTに流れるドレイン電流を電
圧に変換する第１のＩ／Ｖ変換回路、該第１の
Ｉ／Ｖ変換回路と同一構成で、かつ第２の
MOSTに流れるドレイン電流を電圧に変換する
第２のＩ／Ｖ変換回路、該第１のＩ／Ｖ変換回路
の出力信号と該第２のＩ／Ｖ変換回路の出力信号
との差を得る減算回路を備え、該第１のMOST
のドレイン（またはソース）と該第２のMOST
のドレイン（またはソース）が第１の端子に、該
第１のＩ／Ｖ変換回路の非反転入力と該第２の
Ｉ／Ｖ変換回路の非反転入力が第２の端子に、該
第１のMOSTのソース（またはドレイン）が第
１のＩ／Ｖ変換回路の反転入力に、該第２の
MOSTのソース（またはドレイン）が第２の
Ｉ／Ｖ変換回路の反転入力に、該第１のＩ／Ｖ変
換回路の出力が該減算回路の一方の入力に、該第
２のＩ／Ｖ変換回路の出力が該減算回路の他方の
入力に、それぞれ接続され、該第１のMOSTと
該第２のMOSTがデプリーシヨン形である４象
限アナログ乗算回路を提供することを目的とす
る。本発明の他の目的は該第１のMOST、電気
的特性が該第１のMOSTと等しいかあるいは極
めて近い第２のMOST、少なくとも演算増幅器
を含み、該第１のMOSTに流れるドレイン電流
を電圧に変換する第１のＩ／Ｖ変換回路、該第１
のＩ／Ｖ変換回路と同一構成で、かつ第２の
MOSTに流れるドレイン電流を電圧に変換する
第２のＩ／Ｖ変換回路、該第１のＩ／Ｖ変換回路
の出力信号と該第２のＩ／Ｖ変換回路の出力信号
との差を得る減算回路を備え、該第１のMOST
のドレイン（またはソース）と該第２のMOST
のドレイン（またはソース）が第１の端子に、該
第１のＩ／Ｖ変換回路の非反転入力と該第２の
Ｉ／Ｖ変換回路の非反転入力が第２の端子に、該
第１のMOSTのソース（またはドレイン）が第
１のＩ／Ｖ変換回路の反転入力に、該第２の
MOSTのソース（またはドレイン）が第２の
Ｉ／Ｖ変換回路の反転入力に、該第１のＩ／Ｖ変
換回路の出力が該減算回路の一方の入力に、該第
２のＩ／Ｖ変換回路の出力が該減算回路の他方の
入力に、それぞれ接続され、該第１のMOSTと
該第２のMOSTがデプリーシヨン形である４象
限アナログ信号乗算回路において、第１の
MOSTのゲートへ第１のアナログ入力信号vgを、
該第１の端子へ第２のアナログ入力信号vdを、
それぞれ供給し、第２のMOSTのゲートと該第
２の端子をそれぞれ接地する入力方式を提供す
る。さらに本発明によれば、該第１のMOST、
電気的特性が該第１のMOSTと等しいかあるい
は極めて近い第２のMOST、少なくとも演算増
幅器を含み、該第１のMOSTに流れるドレイン
電流を電圧に変換する第１のＩ／Ｖ変換回路、該
第１のＩ／Ｖ変換回路と同一構成で、かつ第２の
MOSTに流れるドレイン電流を電圧に変換する
第２のＩ／Ｖ変換回路、該第１のＩ／Ｖ変換回路
の出力信号と該第２のＩ／Ｖ変換回路の出力信号
との差を得る減算回路を備え、該第１のMOST
のドレイン（またはソース）と該第２のMOST
のドレイン（またはソース）が第１の端子に、該
第１のＩ／Ｖ変換回路の非反転入力と該第２の
Ｉ／Ｖ変換回路の非反転入力が第２の端子に、該
第１のMOSTのソース（またはドレイン）が第
１のＩ／Ｖ変換回路の反転入力に、該第２の
MOSTのソース（またはドレイン）が第２の
Ｉ／Ｖ変換回路の反転入力に、該第１のＩ／Ｖ変
換回路の出力が該減算回路の一方の入力に、該第
２のＩ／Ｖ変換回路の出力が該減算回路の他方の
入力に、それぞれ接続され、該第１のMOSTと
該第２のMOSTがデプリーシヨン形である４象
限アナログ信号乗算回路において該第１の
MOSTのゲートおよび第２のMOSTのゲートへ
それぞれ第１のアナログ入力信号vgおよびvgと
相補の信号−vgを供給し、該第１の端子へ第２
のアナログ入力信号vdを供給し、該第２の端子
を接地する入力方式を提供する。さらに本発明は
該第１のMOST、電気的特性が該第１のMOST
と等しいかあるいは極めて近い第２のMOST、
少なくとも演算増幅器を含み、該第１のMOST
に流れるドレイン電流を電圧に変換する第１の
Ｉ／Ｖ変換回路、該第１のＩ／Ｖ変換回路と同一
構成で、かつ第２のMOSTに流れるドレイン電
流を電圧に変換する第２のＩ／Ｖ変換回路、該第
１のＩ／Ｖ変換回路の出力信号と該第２のＩ／Ｖ
変換回路の出力信号との差を得る減算回路を備
え、該第１のMOSTのドレイン（またはソース）
と該第２のMOSTのドレイン（またはソース）
が第１の端子に、該第１のＩ／Ｖ変換回路の非反
転入力と該第２のＩ／Ｖ変換回路の非反転入力が
第２の端子に、該第１のMOSTのソース（また
はドレイン）が第１のＩ／Ｖ変換回路の反転入力
に、該第２のMOSTのソース（またはドレイン）
が第２のＩ／Ｖ変換回路の反転入力に、該第１の
Ｉ／Ｖ変換回路の出力が該減算回路の一方の入力
に、該第２のＩ／Ｖ変換回路の出力が該減算回路
の他方の入力に、それぞれ接続され、該第１の
MOSTと該第２のMOSTがデプリーシヨン形で
ある４象限アナログ信号乗算回路において、該第
１のMOSTのゲートへ第１のアナログ入力信号
vgを、該第１の端子および該第２の端子へそれ
ぞれ第２のアナログ入力信号vdおよびvdと相補
の信号−vdを供給し、該第２のMOSTのゲート
を接地する入力方式を提供する。さらに本発明に
よれば第１のMOST、電気的特性が該第１の
MOSTと等しいかあるいは極めて近い第２の
MOST、少なくとも演算増幅器を含み、該第１
のMOSTに流れるドレイン電流を電圧に変換す
る第１のＩ／Ｖ変換回路、該第１のＩ／Ｖ変換回
路と同一構成で、かつ第２のMOSTに流れるド
レイン電流を電圧に変換する第２のＩ／Ｖ変換回
路、該第１のＩ／Ｖ変換回路の出力信号と該第２
のＩ／Ｖ変換回路の出力信号との差を得る減算回
路を備え、該第１のMOSTのドレイン（または
ソース）と該第２のMOSTのドレイン（または
ソース）が第１の端子に、該第１のＩ／Ｖ変換回
路の非反転入力と該第２のＩ／Ｖ変換回路の非反
転入力が第２の端子に、該第１のMOSTのソー
ス（またはドレイン）が第１のＩ／Ｖ変換回路の
反転入力に、該第２のMOSTのソース（または
ドレイン）が第２のＩ／Ｖ変換回路の反転入力
に、該第１のＩ／Ｖ変換回路の出力が該減算回路
の一方の入力に、該第２のＩ／Ｖ変換回路の出力
が該減算回路の他方の入力に、それぞれ接続さ
れ、該第１のMOSTと該第２のMOSTがデプリ
ーシヨ形である４象限アナログ信号乗算回路にお
いて、該第１のMOSTのゲートおよび該第２の
MOSTのゲートへそれぞれ第１のアナログ入力
信号vgおよびvgと相補の信号−vgを供給し、該
第１の端子および該第２の端子へそれぞれ第２の
アナログ信号vdおよびvdと相補の信号−vdを供
給する入力方式が得られる。
性が該第１のMOSTと等しいかあるいは極めて
近い第２のMOST、少なくとも演算増幅器を含
み、該第１のMOSTに流れるドレイン電流を電
圧に変換する第１のＩ／Ｖ変換回路、該第１の
Ｉ／Ｖ変換回路と同一構成で、かつ第２の
MOSTに流れるドレイン電流を電圧に変換する
第２のＩ／Ｖ変換回路、該第１のＩ／Ｖ変換回路
の出力信号と該第２のＩ／Ｖ変換回路の出力信号
との差を得る減算回路を備え、該第１のMOST
のドレイン（またはソース）と該第２のMOST
のドレイン（またはソース）が第１の端子に、該
第１のＩ／Ｖ変換回路の非反転入力と該第２の
Ｉ／Ｖ変換回路の非反転入力が第２の端子に、該
第１のMOSTのソース（またはドレイン）が第
１のＩ／Ｖ変換回路の反転入力に、該第２の
MOSTのソース（またはドレイン）が第２の
Ｉ／Ｖ変換回路の反転入力に、該第１のＩ／Ｖ変
換回路の出力が該減算回路の一方の入力に、該第
２のＩ／Ｖ変換回路の出力が該減算回路の他方の
入力に、それぞれ接続され、該第１のMOSTと
該第２のMOSTがデプリーシヨン形である４象
限アナログ乗算回路を提供することを目的とす
る。本発明の他の目的は該第１のMOST、電気
的特性が該第１のMOSTと等しいかあるいは極
めて近い第２のMOST、少なくとも演算増幅器
を含み、該第１のMOSTに流れるドレイン電流
を電圧に変換する第１のＩ／Ｖ変換回路、該第１
のＩ／Ｖ変換回路と同一構成で、かつ第２の
MOSTに流れるドレイン電流を電圧に変換する
第２のＩ／Ｖ変換回路、該第１のＩ／Ｖ変換回路
の出力信号と該第２のＩ／Ｖ変換回路の出力信号
との差を得る減算回路を備え、該第１のMOST
のドレイン（またはソース）と該第２のMOST
のドレイン（またはソース）が第１の端子に、該
第１のＩ／Ｖ変換回路の非反転入力と該第２の
Ｉ／Ｖ変換回路の非反転入力が第２の端子に、該
第１のMOSTのソース（またはドレイン）が第
１のＩ／Ｖ変換回路の反転入力に、該第２の
MOSTのソース（またはドレイン）が第２の
Ｉ／Ｖ変換回路の反転入力に、該第１のＩ／Ｖ変
換回路の出力が該減算回路の一方の入力に、該第
２のＩ／Ｖ変換回路の出力が該減算回路の他方の
入力に、それぞれ接続され、該第１のMOSTと
該第２のMOSTがデプリーシヨン形である４象
限アナログ信号乗算回路において、第１の
MOSTのゲートへ第１のアナログ入力信号vgを、
該第１の端子へ第２のアナログ入力信号vdを、
それぞれ供給し、第２のMOSTのゲートと該第
２の端子をそれぞれ接地する入力方式を提供す
る。さらに本発明によれば、該第１のMOST、
電気的特性が該第１のMOSTと等しいかあるい
は極めて近い第２のMOST、少なくとも演算増
幅器を含み、該第１のMOSTに流れるドレイン
電流を電圧に変換する第１のＩ／Ｖ変換回路、該
第１のＩ／Ｖ変換回路と同一構成で、かつ第２の
MOSTに流れるドレイン電流を電圧に変換する
第２のＩ／Ｖ変換回路、該第１のＩ／Ｖ変換回路
の出力信号と該第２のＩ／Ｖ変換回路の出力信号
との差を得る減算回路を備え、該第１のMOST
のドレイン（またはソース）と該第２のMOST
のドレイン（またはソース）が第１の端子に、該
第１のＩ／Ｖ変換回路の非反転入力と該第２の
Ｉ／Ｖ変換回路の非反転入力が第２の端子に、該
第１のMOSTのソース（またはドレイン）が第
１のＩ／Ｖ変換回路の反転入力に、該第２の
MOSTのソース（またはドレイン）が第２の
Ｉ／Ｖ変換回路の反転入力に、該第１のＩ／Ｖ変
換回路の出力が該減算回路の一方の入力に、該第
２のＩ／Ｖ変換回路の出力が該減算回路の他方の
入力に、それぞれ接続され、該第１のMOSTと
該第２のMOSTがデプリーシヨン形である４象
限アナログ信号乗算回路において該第１の
MOSTのゲートおよび第２のMOSTのゲートへ
それぞれ第１のアナログ入力信号vgおよびvgと
相補の信号−vgを供給し、該第１の端子へ第２
のアナログ入力信号vdを供給し、該第２の端子
を接地する入力方式を提供する。さらに本発明は
該第１のMOST、電気的特性が該第１のMOST
と等しいかあるいは極めて近い第２のMOST、
少なくとも演算増幅器を含み、該第１のMOST
に流れるドレイン電流を電圧に変換する第１の
Ｉ／Ｖ変換回路、該第１のＩ／Ｖ変換回路と同一
構成で、かつ第２のMOSTに流れるドレイン電
流を電圧に変換する第２のＩ／Ｖ変換回路、該第
１のＩ／Ｖ変換回路の出力信号と該第２のＩ／Ｖ
変換回路の出力信号との差を得る減算回路を備
え、該第１のMOSTのドレイン（またはソース）
と該第２のMOSTのドレイン（またはソース）
が第１の端子に、該第１のＩ／Ｖ変換回路の非反
転入力と該第２のＩ／Ｖ変換回路の非反転入力が
第２の端子に、該第１のMOSTのソース（また
はドレイン）が第１のＩ／Ｖ変換回路の反転入力
に、該第２のMOSTのソース（またはドレイン）
が第２のＩ／Ｖ変換回路の反転入力に、該第１の
Ｉ／Ｖ変換回路の出力が該減算回路の一方の入力
に、該第２のＩ／Ｖ変換回路の出力が該減算回路
の他方の入力に、それぞれ接続され、該第１の
MOSTと該第２のMOSTがデプリーシヨン形で
ある４象限アナログ信号乗算回路において、該第
１のMOSTのゲートへ第１のアナログ入力信号
vgを、該第１の端子および該第２の端子へそれ
ぞれ第２のアナログ入力信号vdおよびvdと相補
の信号−vdを供給し、該第２のMOSTのゲート
を接地する入力方式を提供する。さらに本発明に
よれば第１のMOST、電気的特性が該第１の
MOSTと等しいかあるいは極めて近い第２の
MOST、少なくとも演算増幅器を含み、該第１
のMOSTに流れるドレイン電流を電圧に変換す
る第１のＩ／Ｖ変換回路、該第１のＩ／Ｖ変換回
路と同一構成で、かつ第２のMOSTに流れるド
レイン電流を電圧に変換する第２のＩ／Ｖ変換回
路、該第１のＩ／Ｖ変換回路の出力信号と該第２
のＩ／Ｖ変換回路の出力信号との差を得る減算回
路を備え、該第１のMOSTのドレイン（または
ソース）と該第２のMOSTのドレイン（または
ソース）が第１の端子に、該第１のＩ／Ｖ変換回
路の非反転入力と該第２のＩ／Ｖ変換回路の非反
転入力が第２の端子に、該第１のMOSTのソー
ス（またはドレイン）が第１のＩ／Ｖ変換回路の
反転入力に、該第２のMOSTのソース（または
ドレイン）が第２のＩ／Ｖ変換回路の反転入力
に、該第１のＩ／Ｖ変換回路の出力が該減算回路
の一方の入力に、該第２のＩ／Ｖ変換回路の出力
が該減算回路の他方の入力に、それぞれ接続さ
れ、該第１のMOSTと該第２のMOSTがデプリ
ーシヨ形である４象限アナログ信号乗算回路にお
いて、該第１のMOSTのゲートおよび該第２の
MOSTのゲートへそれぞれ第１のアナログ入力
信号vgおよびvgと相補の信号−vgを供給し、該
第１の端子および該第２の端子へそれぞれ第２の
アナログ信号vdおよびvdと相補の信号−vdを供
給する入力方式が得られる。
以下図面を用いて詳細に説明する。第１図に一
例として従来の４象限アナログ信号乗算回路（以
後乗算回路と呼ぶ）の構成を示す。
例として従来の４象限アナログ信号乗算回路（以
後乗算回路と呼ぶ）の構成を示す。
１０は第１のMOS構造のエンハンスメント形
電界効果トランジスタ（以後第１のMOSTと呼
ぶ）。２０は第１のMOST１０の電気的特性が全
く等しいか、極めて近い第２のMOSTである。
３０および４０はそれぞれ第１のMOST１０お
よび第２のMOST２０を流れるドレイン電流IP
および第２のMOST２０を流れるドレイ電流IN
を電圧に変換するために設けられた第１の電流／
電圧変換回路（以後Ｉ／Ｖ変換回路と呼ぶ）およ
び第２のＩ／Ｖ変換回路である。ここでは一例と
して演算増幅器３１，４１と抵抗素子３２，４２
より構成される第１（第２）のＩ／Ｖ変換回路３
０，４０が示されている。５０は第１のＩ／Ｖ変
換回路３０の出力信号と第２のＩ／Ｖ変換回路４
０の出力信号の差を得るために設けた減算回路で
ある。ここでは一例として演算増幅器５１、抵抗
素子５２，５３，５４，５５より構成されている
減算回路が示されている。３００は乗算すべき第
１のアナログ信号vgの信号源、３０１は該vgに
直流電圧VGを重畳させるための設けた第１のレ
ベルシフタ、即ち、接地レベルの中心に振動する
該vgのレベルを該VGのレベルへ移すためのレベ
ルシフト用の回路である。同様に１００は乗算す
べき第２のアナログ信号vdの信号源、１０１は
該vdに直流電圧VDを重畳させるために設けられ
た第２のレベルシフトである。１０２および３０
２はそれぞれ電圧値VDおよびVGの直流電圧源
である。従つて、端子１へはVD＋vdが、端子２
へはVDが、端子３へはVG＋vgが、端子４へは
VGがそれぞれ印加される。なおこれらの電圧値
は該第１および第２のMOSTが３極管領域で動
作する範囲内とする。以下では該第１および第２
のエンハンスメント形MOSTがｎチヤンネルの
デバイスであり、該VDとVGが正の直流電圧と
仮定して説明する。なお該vgおよびvdは正およ
び負のいずれの符号でもかまわない。今vdが正
の時、第１のMOST１０に流れるドレイン電流
IPおよび第２のMOST２０に流れるドレイン電
流INはそれぞれ IP＝Ｂ（VG＋vg−VD−vd／２−VT）・vd (1) IN＝Ｂ（VG−VD−vd／２−VT）・vd (2) で与えられる。ここでＢおよびVTはそれぞれ両
MOSTの固有な特性定数および閾値電圧である。
なおvdが正の場合、IPおよびINはそれぞれ矢印
１１および２１の方向に流れる。一方、vdが負
の時IPおよびINは矢印１１および２１と反対の
方向に流れ、それぞれ IP＝Ｂ（VG＋vg−VD−vd ＋vd／２−VT）・（−vd） (3) IN＝Ｂ（VG−VD−vd ＋vd／２−VT）・（−vd） (4) で与えられる。IPおよびINはそれぞれ該抵抗素
子３２および４２に流れ、それぞれ端子３３と３
５および４３と４５の間の電圧降下を発生する。
従つて、第１のＩ／Ｖ変換回路３０の出力端子３
５に現われる電圧は端子３４から印加されら直流
電圧VDより抵抗素子３２に生ずる電圧降下（IP
に比例する）分を差し引いた値となる。同様に端
子４５に現われる電圧は端子４４から印加された
直流電圧VDから抵抗素子４２に生ずる電圧降下
（INに比例する）分を差し引いた値となる。従つ
て、端子３５および４５の信号電圧即ち端子５
６，５７の信号電圧を該減算回路５０により減算
すれば、第１のアナログ信号vgと第２のアナロ
グ信号vdの積に比例した結果が端子５８より得
られる。比例定数は前記Ｂ，VTおよび抵抗素子
３２，４２，５２，５３，５４，５５の抵抗値で
与えられる。
電界効果トランジスタ（以後第１のMOSTと呼
ぶ）。２０は第１のMOST１０の電気的特性が全
く等しいか、極めて近い第２のMOSTである。
３０および４０はそれぞれ第１のMOST１０お
よび第２のMOST２０を流れるドレイン電流IP
および第２のMOST２０を流れるドレイ電流IN
を電圧に変換するために設けられた第１の電流／
電圧変換回路（以後Ｉ／Ｖ変換回路と呼ぶ）およ
び第２のＩ／Ｖ変換回路である。ここでは一例と
して演算増幅器３１，４１と抵抗素子３２，４２
より構成される第１（第２）のＩ／Ｖ変換回路３
０，４０が示されている。５０は第１のＩ／Ｖ変
換回路３０の出力信号と第２のＩ／Ｖ変換回路４
０の出力信号の差を得るために設けた減算回路で
ある。ここでは一例として演算増幅器５１、抵抗
素子５２，５３，５４，５５より構成されている
減算回路が示されている。３００は乗算すべき第
１のアナログ信号vgの信号源、３０１は該vgに
直流電圧VGを重畳させるための設けた第１のレ
ベルシフタ、即ち、接地レベルの中心に振動する
該vgのレベルを該VGのレベルへ移すためのレベ
ルシフト用の回路である。同様に１００は乗算す
べき第２のアナログ信号vdの信号源、１０１は
該vdに直流電圧VDを重畳させるために設けられ
た第２のレベルシフトである。１０２および３０
２はそれぞれ電圧値VDおよびVGの直流電圧源
である。従つて、端子１へはVD＋vdが、端子２
へはVDが、端子３へはVG＋vgが、端子４へは
VGがそれぞれ印加される。なおこれらの電圧値
は該第１および第２のMOSTが３極管領域で動
作する範囲内とする。以下では該第１および第２
のエンハンスメント形MOSTがｎチヤンネルの
デバイスであり、該VDとVGが正の直流電圧と
仮定して説明する。なお該vgおよびvdは正およ
び負のいずれの符号でもかまわない。今vdが正
の時、第１のMOST１０に流れるドレイン電流
IPおよび第２のMOST２０に流れるドレイン電
流INはそれぞれ IP＝Ｂ（VG＋vg−VD−vd／２−VT）・vd (1) IN＝Ｂ（VG−VD−vd／２−VT）・vd (2) で与えられる。ここでＢおよびVTはそれぞれ両
MOSTの固有な特性定数および閾値電圧である。
なおvdが正の場合、IPおよびINはそれぞれ矢印
１１および２１の方向に流れる。一方、vdが負
の時IPおよびINは矢印１１および２１と反対の
方向に流れ、それぞれ IP＝Ｂ（VG＋vg−VD−vd ＋vd／２−VT）・（−vd） (3) IN＝Ｂ（VG−VD−vd ＋vd／２−VT）・（−vd） (4) で与えられる。IPおよびINはそれぞれ該抵抗素
子３２および４２に流れ、それぞれ端子３３と３
５および４３と４５の間の電圧降下を発生する。
従つて、第１のＩ／Ｖ変換回路３０の出力端子３
５に現われる電圧は端子３４から印加されら直流
電圧VDより抵抗素子３２に生ずる電圧降下（IP
に比例する）分を差し引いた値となる。同様に端
子４５に現われる電圧は端子４４から印加された
直流電圧VDから抵抗素子４２に生ずる電圧降下
（INに比例する）分を差し引いた値となる。従つ
て、端子３５および４５の信号電圧即ち端子５
６，５７の信号電圧を該減算回路５０により減算
すれば、第１のアナログ信号vgと第２のアナロ
グ信号vdの積に比例した結果が端子５８より得
られる。比例定数は前記Ｂ，VTおよび抵抗素子
３２，４２，５２，５３，５４，５５の抵抗値で
与えられる。
以上従来の減算回路の動作の詳細に述べた。従
来の乗算回路の欠点は、レベルシフタ３０１や直
流電源３０２が必ず必要なため、回路規模や構成
が複雑となることである。これは第１および第２
のMOST１０，２０がエンハンスメント形であ
るため、これらのMOSTがターンオンするため
にはゲートとソース間にバイアス電圧が必ず必要
であることに起因する。さらに、VTが正である
から、与えられたゲート電圧内でMOSTが３極
管領域で動作する条件を満足するドレイン電圧の
範囲が限られた狭い範囲になつてしまう。従つ
て、大きなダイナミツクレンジが得られないとい
う欠点がある。
来の乗算回路の欠点は、レベルシフタ３０１や直
流電源３０２が必ず必要なため、回路規模や構成
が複雑となることである。これは第１および第２
のMOST１０，２０がエンハンスメント形であ
るため、これらのMOSTがターンオンするため
にはゲートとソース間にバイアス電圧が必ず必要
であることに起因する。さらに、VTが正である
から、与えられたゲート電圧内でMOSTが３極
管領域で動作する条件を満足するドレイン電圧の
範囲が限られた狭い範囲になつてしまう。従つ
て、大きなダイナミツクレンジが得られないとい
う欠点がある。
本発明の目的は以上述べた従来の乗算回路の欠
点を除去し、回路基模を小形化し、かつ高調波歪
を極めて減少させダイナミツクレンジの広い４象
限アナログ信号乗算回路を提供するものである。
点を除去し、回路基模を小形化し、かつ高調波歪
を極めて減少させダイナミツクレンジの広い４象
限アナログ信号乗算回路を提供するものである。
第２図は本発明の４象限アナログ信号乗算回路
の具体的な回路構成の一例である。７０はデプリ
ーシヨン形の第１のMOST、８０は第１の
MOSTの電気的特性が全く等しいか、あるいは
極めて近い第２のMOSTである。３０は第１の
Ｉ／Ｖ変換回路、４０は第２のＩ／Ｖ変換回路、
５０は減算回路である。１は第１のMOST７０
および第2MOST８０のドレイン（またはソー
ス）が接続された第１の端子、２は第２の端子で
ある。３３，４３および３４，４４はそれぞれ第
１（第２）のＩ／Ｖ変換回路の反転入力および非
反転入力である。５８は乗算結果を得る出力端子
である。なお第２図において、第１図の構成要素
と同一の機能を有する構成要素は同一番号を用い
て示されている。以下では該MOSTがｎチヤネ
ルデバイスであると仮定して説明する。今端子３
よりMOST７０のゲートに接地レベルを中心と
して変化する第１のアナログ信号vgが印加され、
第１の端子１よりMOST７０およびMOST８０
のドレイン（またはソース）へ接地レベルを中心
として変化する第２のアナログ信号vdが印加さ
れているとする。また第２のMOST８０のゲー
トは端子４を接地することにより零Ｖとなつてい
る。さらに第１のMOST７０と第２のMOST８
０の他方のソース（またはドレイン）は第２の端
子２を接地することにより、それぞれ第１のＩ／
Ｖ変換回路および第２のＩ／Ｖ変換回路を介して
零Ｖに設定されてる。なおvdおよびvgの極性は
正、負いずれの符号をも取ることができる。今こ
れらの値を該MOST７０，８０が３極領域で動
作する範囲内に設定しておく。今vdが正の時、
vgの極性に無関係に第１のMOSTに流れる電流
IPおよび第２のMOST８０に流れるドレイン電
流INはそれぞれ IP＝Ｂ（vg−VT−vd／２）・vd (5) IN＝Ｂ（−VT−vd／２）・vd (6) で与えられ、それぞれ矢印11および１２の方向に
流れる。一方vdが負の場合、vgの極性にかかわ
らず、IPおよびINは IP＝Ｂ（vg＋vd−VT＋vd／２−）・（−vd） (7) IN＝Ｂ（−vd−VT＋vd／２）・（−vd） (8) で与えられる。この場合IPおよびINは矢印１１
および１２と反対の方向に流れる。該IPは抵抗
素子３２を介して流れるから、第１のＩ／Ｖ変換
回路３０により電圧に変換され、IPに比例した
電圧番号として端子３５に出力される。同様に該
INも、INに比例した電圧信号とし端子４５に出
力される。これらの電圧信号は減算回路５０によ
り互いに差し引かれる結果、第１のアナログ信号
vgと第２のアナログ信号vdの積に比例する電圧
信号が端子５８に出力される。この場合も比例定
数はＢ、抵抗素子３２，４２，５２，５３，５
４，５５の抵抗値で与えられる。以上の結果から
明きらかなように本発明の乗算回路は従来の乗算
回路が必要とした入力信号のレベルシフタや直流
電源を必要としないから回路構成が非常に簡単に
なる上、消費電力も小さい。また閾値電圧もVT
が負であるから、与えられら第１のアナログ信号
vgの範囲内および３極管領域での動作という条
件のもとで、第２のアナログ信号vdの領域を広
くとれる。この結果ダイナミツクレンジが拡大す
る特徴を有する。なお以上述べたアナログ信号
vg、vdの入力方式を以下では第１の入力方式と
呼ぶ。
の具体的な回路構成の一例である。７０はデプリ
ーシヨン形の第１のMOST、８０は第１の
MOSTの電気的特性が全く等しいか、あるいは
極めて近い第２のMOSTである。３０は第１の
Ｉ／Ｖ変換回路、４０は第２のＩ／Ｖ変換回路、
５０は減算回路である。１は第１のMOST７０
および第2MOST８０のドレイン（またはソー
ス）が接続された第１の端子、２は第２の端子で
ある。３３，４３および３４，４４はそれぞれ第
１（第２）のＩ／Ｖ変換回路の反転入力および非
反転入力である。５８は乗算結果を得る出力端子
である。なお第２図において、第１図の構成要素
と同一の機能を有する構成要素は同一番号を用い
て示されている。以下では該MOSTがｎチヤネ
ルデバイスであると仮定して説明する。今端子３
よりMOST７０のゲートに接地レベルを中心と
して変化する第１のアナログ信号vgが印加され、
第１の端子１よりMOST７０およびMOST８０
のドレイン（またはソース）へ接地レベルを中心
として変化する第２のアナログ信号vdが印加さ
れているとする。また第２のMOST８０のゲー
トは端子４を接地することにより零Ｖとなつてい
る。さらに第１のMOST７０と第２のMOST８
０の他方のソース（またはドレイン）は第２の端
子２を接地することにより、それぞれ第１のＩ／
Ｖ変換回路および第２のＩ／Ｖ変換回路を介して
零Ｖに設定されてる。なおvdおよびvgの極性は
正、負いずれの符号をも取ることができる。今こ
れらの値を該MOST７０，８０が３極領域で動
作する範囲内に設定しておく。今vdが正の時、
vgの極性に無関係に第１のMOSTに流れる電流
IPおよび第２のMOST８０に流れるドレイン電
流INはそれぞれ IP＝Ｂ（vg−VT−vd／２）・vd (5) IN＝Ｂ（−VT−vd／２）・vd (6) で与えられ、それぞれ矢印11および１２の方向に
流れる。一方vdが負の場合、vgの極性にかかわ
らず、IPおよびINは IP＝Ｂ（vg＋vd−VT＋vd／２−）・（−vd） (7) IN＝Ｂ（−vd−VT＋vd／２）・（−vd） (8) で与えられる。この場合IPおよびINは矢印１１
および１２と反対の方向に流れる。該IPは抵抗
素子３２を介して流れるから、第１のＩ／Ｖ変換
回路３０により電圧に変換され、IPに比例した
電圧番号として端子３５に出力される。同様に該
INも、INに比例した電圧信号とし端子４５に出
力される。これらの電圧信号は減算回路５０によ
り互いに差し引かれる結果、第１のアナログ信号
vgと第２のアナログ信号vdの積に比例する電圧
信号が端子５８に出力される。この場合も比例定
数はＢ、抵抗素子３２，４２，５２，５３，５
４，５５の抵抗値で与えられる。以上の結果から
明きらかなように本発明の乗算回路は従来の乗算
回路が必要とした入力信号のレベルシフタや直流
電源を必要としないから回路構成が非常に簡単に
なる上、消費電力も小さい。また閾値電圧もVT
が負であるから、与えられら第１のアナログ信号
vgの範囲内および３極管領域での動作という条
件のもとで、第２のアナログ信号vdの領域を広
くとれる。この結果ダイナミツクレンジが拡大す
る特徴を有する。なお以上述べたアナログ信号
vg、vdの入力方式を以下では第１の入力方式と
呼ぶ。
次に他の入力方式、即ち、第２の入力方法を説
明する。本方式も前記の第１の入力方式と同様に
端子３へは第１のアナログ信号vgを、端子１へ
は第２のアナログ信号vdをそれぞれ印加し、端
子２は接地する。ところが端子４を接地する第１
の入力方式と異なり、本方式では端子４へは第１
のアナログ信号vgの相補信号、即ち、−vgを印加
する。なおここでは詳細な説明は省くが、この結
果、端子５８より得られる出力電圧はvgとvdの
積に比例する出力が得られる。但し、その値は第
１の入力方式の２倍となる。さらに本第２の入力
方式によれば、乗算結果に含まれるvgの第２高
調波成分、をほとんど除去することが可能であ
る。これは今まで一定であると仮定してきたが、
実は入力信号vgの非線形関数である特性定数Ｂ
の影響を、第１のMOST７０と第２のMOST８
０のゲートにそれぞれ相補信号および−vgを印
加することにより、互いにキヤンセルさせること
が可能となるからである。
明する。本方式も前記の第１の入力方式と同様に
端子３へは第１のアナログ信号vgを、端子１へ
は第２のアナログ信号vdをそれぞれ印加し、端
子２は接地する。ところが端子４を接地する第１
の入力方式と異なり、本方式では端子４へは第１
のアナログ信号vgの相補信号、即ち、−vgを印加
する。なおここでは詳細な説明は省くが、この結
果、端子５８より得られる出力電圧はvgとvdの
積に比例する出力が得られる。但し、その値は第
１の入力方式の２倍となる。さらに本第２の入力
方式によれば、乗算結果に含まれるvgの第２高
調波成分、をほとんど除去することが可能であ
る。これは今まで一定であると仮定してきたが、
実は入力信号vgの非線形関数である特性定数Ｂ
の影響を、第１のMOST７０と第２のMOST８
０のゲートにそれぞれ相補信号および−vgを印
加することにより、互いにキヤンセルさせること
が可能となるからである。
次にその他の入力方式、即ち、第３の入力方式
を説明する。本方式も前記の第１の入力方式と同
様に、端子３に第１のアナログ信号vgを、第１
の端子１に第２のアナログ信号vdを印加し、端
子４は接地する。但し、第２の端子２を接地する
第１の入力方式と異なり、本第３の方式では該第
２の端子２へは第２のアナログ信号vdの相補信
号、即ち、−vdを印加するものである。なおここ
では動作方式の詳細な説明は省略するが、この場
合もvgとvdの乗算結果に比例したアナログ信号
が端子５８により得られることは明らかである。
この場合も乗算結果の大きさは第１の方式のそれ
に比べ２倍となつている。本方式も第１の入力方
式と比べ、高調波成分を極めて減少させることに
特長がある。即ち、前記第１の入力方式ではvd
が正の場合、該第１および第２のMOSTのバツ
クゲート効果は最大でかつ一定であるから、VT
の絶対値は小さく、与えられた条件のもとで、３
極管領域の動作を満足するvgおよびvdの範囲は
小さい。一方vdが負の場合、該バツクゲート効
果は小さく、従つて、VTの絶対値は大きいの
で、与えられた条件のもとで３極管領域の動作を
満足するvgおよびvdの範囲は拡大する。ところ
が第３の入力方式の場合、vdの極性にかかわら
ず該バツクゲート効果は小さいため、VTの絶対
値も大きくなり、３極管領域の動作を満足する
vgおよびvdの範囲を広くとることができる。こ
のため本第３の入力方式は乗算結果に含まれる高
調波成分を極めて制限することができる。
を説明する。本方式も前記の第１の入力方式と同
様に、端子３に第１のアナログ信号vgを、第１
の端子１に第２のアナログ信号vdを印加し、端
子４は接地する。但し、第２の端子２を接地する
第１の入力方式と異なり、本第３の方式では該第
２の端子２へは第２のアナログ信号vdの相補信
号、即ち、−vdを印加するものである。なおここ
では動作方式の詳細な説明は省略するが、この場
合もvgとvdの乗算結果に比例したアナログ信号
が端子５８により得られることは明らかである。
この場合も乗算結果の大きさは第１の方式のそれ
に比べ２倍となつている。本方式も第１の入力方
式と比べ、高調波成分を極めて減少させることに
特長がある。即ち、前記第１の入力方式ではvd
が正の場合、該第１および第２のMOSTのバツ
クゲート効果は最大でかつ一定であるから、VT
の絶対値は小さく、与えられた条件のもとで、３
極管領域の動作を満足するvgおよびvdの範囲は
小さい。一方vdが負の場合、該バツクゲート効
果は小さく、従つて、VTの絶対値は大きいの
で、与えられた条件のもとで３極管領域の動作を
満足するvgおよびvdの範囲は拡大する。ところ
が第３の入力方式の場合、vdの極性にかかわら
ず該バツクゲート効果は小さいため、VTの絶対
値も大きくなり、３極管領域の動作を満足する
vgおよびvdの範囲を広くとることができる。こ
のため本第３の入力方式は乗算結果に含まれる高
調波成分を極めて制限することができる。
次に他の入力方式、即ち、第４の入力方式を説
明する。本方式では第１のアナログ信号vgとそ
の相補信号−vgをそれぞれ端子３および端子４
へ印加し、第２のアナログ信号vdとその相補信
号−vdをそれぞれ第１の端子１および第２の端
子２へ印加する。これらの信号を第１のMOST
７０および第２のMOST８０が３極管領域で動
作する範囲に制定すれば、vgとvdの積に比例す
る出力信号が端子５８より得られる。ただしこの
場合出力信号の値は第１の入力方式のそれの４
倍、第２あるいは第３の入力方式のそれの２倍で
ある。本方式の入力方式を用いれば、これまでの
説明から明らかなように歪成分が極めて少ない、
ダイナミツクレンジの極めて大きい４象限のアナ
ログ信号乗算が達成される。
明する。本方式では第１のアナログ信号vgとそ
の相補信号−vgをそれぞれ端子３および端子４
へ印加し、第２のアナログ信号vdとその相補信
号−vdをそれぞれ第１の端子１および第２の端
子２へ印加する。これらの信号を第１のMOST
７０および第２のMOST８０が３極管領域で動
作する範囲に制定すれば、vgとvdの積に比例す
る出力信号が端子５８より得られる。ただしこの
場合出力信号の値は第１の入力方式のそれの４
倍、第２あるいは第３の入力方式のそれの２倍で
ある。本方式の入力方式を用いれば、これまでの
説明から明らかなように歪成分が極めて少ない、
ダイナミツクレンジの極めて大きい４象限のアナ
ログ信号乗算が達成される。
第３図は本発明の４象限アナログ信号乗算回路
の具体的な回路構成を他の例である。７０，８０
は、第２図の７０，８０と同様、電気的特性が互
いに全く等しいかあるいは該電気的特性が互いに
極めて近いデプリーシヨン形のMOSTである。
１，２，３，４は入力信号を印加する端子で、そ
れぞれ第２図の端子１，２，３，４に対応する。
１３０は第１のＩ／Ｖ変換回路で、本質的には演
算増幅器１３１、コンデンサ１３２、アナログス
イツチ１３３より構成される積分回路である。１
４０は第２のＩ／Ｖ変換回路で、本質的には演算
増幅器１４１，コンデンサ１４２、アナログスイ
ツチ１４３より構成される積分回路である。１５
０はコンデンサ１５１，アナログスイツチ１５
２，１５３，１５４，１５５、演算増幅器１５
６、コンデンサ１５７、アナログスイツチ１５８
より構成される減算回路である。１３４，１４
４，１３５，１４５，１５９，１６０，１６１は
それぞれ端子である。本回路においても前記第
１、第２、第３、第４の入力方式を用いることに
より、端子１６１より２個のアナログ信号vgと
vdの積に比例した出力信号が得られ、４象限の
アナログ信号乗算が達成される。以下に前記第１
の入力方式を用いて本回路の動作を簡単に説明す
る。端子３に第１のアナログ信号vgを、第１の
端子１に第２のアナログ信号vdを印加し、第２
の端子２、端子４を接地すると、第１のMOST
７０，第２のMOST８０にそれぞれドレイン電
流IP（第(5)式、第(7)式）、ドレイン電流IN（第(6)
式、第(8)式）が流れる。該電流IP、INは、アナ
ログスイツチ１３３，１４３が開いている期間、
それぞれコンデンサ１３２，１４２に積分され
る。従つて、各Ｉ／Ｖ変換回路１３０，１４０の
出力端子に該IP，INに比例した電圧信号が現わ
れる。次に減算回路１５０のアナログスイツチ１
５２，１５３が閉じ、次に開くと、端子１３５，
１４５の電圧信号の差に比例した信号、即ち、該
vgとvdの積に比例した信号が電荷の形でコンデ
ンサ１５１に蓄積される。なお該スイツチ１５
２，１５３が閉じている期間アナログスイツチ１
５８も同時に閉じ、コンデンサ１５７に蓄積され
ていた前期間の信号電荷は該アナログスイツチ１
５８を介して放電する。次にアナログスイツチ１
５４，１５５が閉じ、次に開くと、コンデンサ１
５１に蓄積された信号電荷はコンデンサ１５７へ
移送され、vgとvdの積に比例した出力信号が端
子１６１から得ることができる。
の具体的な回路構成を他の例である。７０，８０
は、第２図の７０，８０と同様、電気的特性が互
いに全く等しいかあるいは該電気的特性が互いに
極めて近いデプリーシヨン形のMOSTである。
１，２，３，４は入力信号を印加する端子で、そ
れぞれ第２図の端子１，２，３，４に対応する。
１３０は第１のＩ／Ｖ変換回路で、本質的には演
算増幅器１３１、コンデンサ１３２、アナログス
イツチ１３３より構成される積分回路である。１
４０は第２のＩ／Ｖ変換回路で、本質的には演算
増幅器１４１，コンデンサ１４２、アナログスイ
ツチ１４３より構成される積分回路である。１５
０はコンデンサ１５１，アナログスイツチ１５
２，１５３，１５４，１５５、演算増幅器１５
６、コンデンサ１５７、アナログスイツチ１５８
より構成される減算回路である。１３４，１４
４，１３５，１４５，１５９，１６０，１６１は
それぞれ端子である。本回路においても前記第
１、第２、第３、第４の入力方式を用いることに
より、端子１６１より２個のアナログ信号vgと
vdの積に比例した出力信号が得られ、４象限の
アナログ信号乗算が達成される。以下に前記第１
の入力方式を用いて本回路の動作を簡単に説明す
る。端子３に第１のアナログ信号vgを、第１の
端子１に第２のアナログ信号vdを印加し、第２
の端子２、端子４を接地すると、第１のMOST
７０，第２のMOST８０にそれぞれドレイン電
流IP（第(5)式、第(7)式）、ドレイン電流IN（第(6)
式、第(8)式）が流れる。該電流IP、INは、アナ
ログスイツチ１３３，１４３が開いている期間、
それぞれコンデンサ１３２，１４２に積分され
る。従つて、各Ｉ／Ｖ変換回路１３０，１４０の
出力端子に該IP，INに比例した電圧信号が現わ
れる。次に減算回路１５０のアナログスイツチ１
５２，１５３が閉じ、次に開くと、端子１３５，
１４５の電圧信号の差に比例した信号、即ち、該
vgとvdの積に比例した信号が電荷の形でコンデ
ンサ１５１に蓄積される。なお該スイツチ１５
２，１５３が閉じている期間アナログスイツチ１
５８も同時に閉じ、コンデンサ１５７に蓄積され
ていた前期間の信号電荷は該アナログスイツチ１
５８を介して放電する。次にアナログスイツチ１
５４，１５５が閉じ、次に開くと、コンデンサ１
５１に蓄積された信号電荷はコンデンサ１５７へ
移送され、vgとvdの積に比例した出力信号が端
子１６１から得ることができる。
以上本発明の４象限アナログ乗算回路の構成と
入力方式を説明した。上記では第１のＩ／Ｖ変換
回路、第２のＩ／Ｖ変換回路、減算回路がそれぞ
れ演算増幅器と抵抗素子で構成される回路あるい
は演算増幅器、コンデンサおよびアナログスイツ
チで構成される回路を例に用いて説明したが、各
回路がそれぞれ所望の機能を発揮すれば、上記回
路構成に限定されることはない。
入力方式を説明した。上記では第１のＩ／Ｖ変換
回路、第２のＩ／Ｖ変換回路、減算回路がそれぞ
れ演算増幅器と抵抗素子で構成される回路あるい
は演算増幅器、コンデンサおよびアナログスイツ
チで構成される回路を例に用いて説明したが、各
回路がそれぞれ所望の機能を発揮すれば、上記回
路構成に限定されることはない。
第１図は従来の４象限アナログ信号乗算回路の
構成図、第２図は本発明の４象限アナログ信号乗
算回路の具体的な構成図、第３図は本発明の４象
限アナログ信号乗算回路の他の具体的な構成図で
ある。 第１図において１０，２０はエンハンスメント
形のMOST、３０，４０は電流／電圧変換回路、
５０は減算回路、１００，３００はアナログ信号
源、１０１，３０１はレベルシフタ、１０２，３
０２は直流電圧源である。第２図において７０，
８０はデプリーシヨン形のMOST、３０，４０
は電流／電圧変換回路、５０は減算回路である。
第３図において、７０，８０はデプリーシヨン形
のMOST、１３０，１４０は積分回路を用いた
電流／電圧変換回路、１５０は減算回路である。
第１図、第２図において、３１，４１，５１は演
算増幅器、３２，４２，５２，５３，５４，５５
は抵抗素子である。第３図において、１３１，１
４１，１５６は演算増幅器、１３２，１４２，１
５１，１５７はコンデンサ、１３３，１４３，１
５２，１５３，１５４，１５５，１５８はアナロ
グスイツチである。
構成図、第２図は本発明の４象限アナログ信号乗
算回路の具体的な構成図、第３図は本発明の４象
限アナログ信号乗算回路の他の具体的な構成図で
ある。 第１図において１０，２０はエンハンスメント
形のMOST、３０，４０は電流／電圧変換回路、
５０は減算回路、１００，３００はアナログ信号
源、１０１，３０１はレベルシフタ、１０２，３
０２は直流電圧源である。第２図において７０，
８０はデプリーシヨン形のMOST、３０，４０
は電流／電圧変換回路、５０は減算回路である。
第３図において、７０，８０はデプリーシヨン形
のMOST、１３０，１４０は積分回路を用いた
電流／電圧変換回路、１５０は減算回路である。
第１図、第２図において、３１，４１，５１は演
算増幅器、３２，４２，５２，５３，５４，５５
は抵抗素子である。第３図において、１３１，１
４１，１５６は演算増幅器、１３２，１４２，１
５１，１５７はコンデンサ、１３３，１４３，１
５２，１５３，１５４，１５５，１５８はアナロ
グスイツチである。
Claims (1)
- 【特許請求の範囲】 １ 第１のMOS形電解効果トランジスタ（以後
MOSTと呼ぶ）、電気的特性が該第１のMOSTと
等しいかあるいは極めて近い第２のMOST、少
なくとも演算増幅器を含み、該第１のMOSTに
流れるドレイン電流を電圧に変換する第１の電
流／電圧変換回路（以後Ｉ／Ｖ変換回路と呼ぶ）
と、該第１のＩ／Ｖ変換回路と同一構成でかつ第
２のMOSTに流れるドレイン電流を電圧に変換
する第２のＩ／Ｖ変換回路と、該第１のＩ／Ｖ変
換回路の出力信号と該第２のＩ／Ｖ変換回路の出
力信号との差を得る減算回路とを備え、該第１の
MOSTのドレイン（またはソース）と該第２の
MOSTのドレイン（またはソース）が第１の端
子に接続され、該第１のＩ／Ｖ変換回路の非反転
入力と該第２のＩ／Ｖ変換回路の非反転入力が第
２の端子に接続され、該第１のMOSTのソース
（またはドレイン）が第１のＩ／Ｖ変換回路の反
転入力に接続され、該第２のMOSTのソース
（またはドレイン）が第２のＩ／Ｖ変換回路の反
転入力に接続され、該第１のＩ／Ｖ変換回路の出
力が該減算回路の一方の入力に接続され、該第２
のＩ／Ｖ変換回路の出力が該減算回路の他方の入
力に接続される４象限アナログ信号乗算回路にお
いて、該第１のMOSTと該第２のMOSTがデプ
リーシヨン形であることを特徴とする４象限アナ
ログ信号乗算回路。 ２ 第１のMOST、電気的特性が該第１の
MOSTと等しいかあるは極めて近い第２の
MOST、少なくとも演算増幅器を含み、該第１
のMOSTに流れるドレイン電流を電圧に変換す
る第１のＩ／Ｖ変換回路、該第１のＩ／Ｖ変換回
路と同一構成で、かつ第２のMOSTに流れるド
レイン電流を電圧に変換する第２のＩ／Ｖ変換回
路、該第１のＩ／Ｖ変換回路の出力信号と該第２
のＩ／Ｖ変換回路の出力信号との差を得る減算回
路を備え、該第１のMOSTのドレイン（または
ソース）と該第２のMOSTのドレイン（または
ソース）が第１の端子に接続され、該第１のＩ／
Ｖ変換回路の非反転入力と該第２のＩ／Ｖ変換回
路の非反転入力が第２の端子に接続され、該第１
のMOSTのソース（またはドレイン）が第１の
Ｉ／Ｖ変換回路の反転入力に接続され、該第２の
MOSTのソース（またはドレイン）が第２の
Ｉ／Ｖ変換回路の反転入力に接続され、該第１の
Ｉ／Ｖ変換回路の出力が該減算回路の一方の入力
に接続され、該第２のＩ／Ｖ変換回路の出力が該
減算回路の他方の入力に接続され、該第１の
MOSTと該第２のMOSTがデプリーシヨン形で
ある４象限アナログ信号乗算回路において、第１
のMOSTのゲートへ第１のアナログ入力信号vg
を供給し、該第１の端子へ第２のアナログ入力信
号vdを供給し、第２のMOSTのゲートと該第２
の端子をそれぞれ接地することを特徴とする４像
限アナログ信号乗算回路。 ３ 第１のMOST、電気的特性が該第１の
MOSTと等しいかあるいは極めて近い第２の
MOST、少なくとも演算増幅器を含み、該第１
のMOSTに流れるドレイン電流を電圧に変換す
る第１のＩ／Ｖ変換回路、該第１のＩ／Ｖ変換回
路と同一構成で、かつ第２のMOSTに流れるド
レイン電流を電圧に変換する第２のＩ／Ｖ変換回
路、該第１のＩ／Ｖ変換回路の出力信号と該第２
のＩ／Ｖ変換回路の出力信号との差を得る減算回
路を備え、該第１のMOSTのドレイン（または
ソース）と該第２のMOSTのドレイン（または
ソース）が第１の端子に接続され、該第１のＩ／
Ｖ変換回路の非反転入力と該第２のＩ／Ｖ変換回
路の非反転入力が第２の端子に接続され、該第１
のMOSTのソース（またはドレイン）が第１の
Ｉ／Ｖ変換回路の反転入力に接続され、該第２の
MOSTのソース（またはドレイン）が第２の
Ｉ／Ｖ変換回路の反転入力に接続され、該第１の
Ｉ／Ｖ変換回路の出力が該減算回路の一方の入力
に接続され、該第２のＩ／Ｖ変換回路の出力が該
減算回路の他方の入力に接続され、該第１の
MOSTと該第２のMOSがデプリーシヨン形であ
る４象限アナログ信号乗算回路において、該第１
のMOSTのゲートおよび第２のMOSTのゲート
へそれぞれ第１のアナログ入力信号vg，vgと相
補の信号−vgを供給し、該第１の端子へ第２の
アナログ入力信号vdを供給し、該第２の端子を
接地することを特徴とする４像限アナログ信号乗
算回路。 ４ 第１のMOST、電気的特性が該第１の
MOSTと等しいかあるいは極めて近い第２の
MOST、少なくとも演算増幅器を含み、該第１
のMOSTに流れるドレイン電流を電圧に変換す
る第１のＩ／Ｖ変換回路、該第１のＩ／Ｖ変換回
路と同一構成で、かつ第２のMOSTに流れるド
レイン電流を電圧に変換する第２のＩ／Ｖ変換回
路、該第１のＩ／Ｖ変換回路の出力信号と該第２
のＩ／Ｖ変換回路の出力信号との差を得る減算回
路を備え、該第１のMOSTのドレイン（または
ソース）と該第２のMOSTのドレイン（または
ソース）が第１の端子に接続され、該第１のＩ／
Ｖ変換回路の非反転入力と該第２のＩ／Ｖ変換回
路の非反転入力が第２の端子に接続され、該第１
のMOSTのソース（またはドレイン）が第１の
Ｉ／Ｖ変換回路の反転入力に接続され、該第２の
MOSTのソース（またはドレイン）が第２の
Ｉ／Ｖ変換回路の反転入力に接続され、該第１の
Ｉ／Ｖ変換回路の出力が該減算回路の一方の入力
に接続され、該第２のＩ／Ｖ変換回路の出力が該
減算回路の他方の入力に接続され、該第１の
MOSTと該第２のMOSTがデプリーシヨン形で
ある４象限アナログ信号乗算回路において、該第
１のMOSTのゲートへ第１のアナログ入力信号
vgを供給し、該第１の端子および該第２の端子
へそれぞれ第２のアナログ入力信号vdおよびvd
と相補の信号−vdを供給し、該第２のMOSTの
ゲートを接地すること特徴とする４像限アナログ
信号乗算回路。 ５ 第１のMOST、電気的特性が該第１の
MOSTと等しいかあるは極めて近い第２の
MOST、少なくとも演算増幅器を含み、該第１
のMOSTに流れるドレイン電流を電圧に変換す
る第１のＩ／Ｖ変換回路、該第１のＩ／Ｖ変換回
路と同一構成で、かつ第２のMOSTに流れるド
レイン電流を電圧に変換する第２のＩ／Ｖ変換回
路、該第１のＩ／Ｖ変換回路の出力信号と該第２
のＩ／Ｖ変換回路の出力信号との差を得る減算回
路を備え、該第１のMOSTのドレイン（または
ソース）と該第２のMOSTのドレイン（または
ソース）が第１の端子に接続され、該第１のＩ／
Ｖ変換回路の非反転入力と該第２のＩ／Ｖ変換回
路の非反転入力が第２の端子に接続され、該第１
のMOSTのソース（またはドレイン）が第１の
Ｉ／Ｖ変換回路の反転入力に接続され、該第２の
MOSTのソース（またはドレイン）が第２の
Ｉ／Ｖ変換回路の反転入力に接続され、該第１の
Ｉ／Ｖ変換回路の出力が該減算回路の一方の入力
に接続され、該第２のＩ／Ｖ変換回路の出力が該
減算回路の他方の入力に接続され、該第１の
MOSTと該第２のMOSTがデプリーシヨン形で
ある４象限アナログ信号乗算回路において、第１
のMOSTのゲートおよび第２のMOSTのゲート
へそれぞれ第１のアナログ入力信号vg、vgと相
補の信号−vgを供給し、該第１の端子および該
第２の端子へそれぞれ第２のアナログ入力信号
vd、vdと相補の信号−vdを供給することを特徴
とする４像限アナログ信号乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6319783A JPS59188780A (ja) | 1983-04-11 | 1983-04-11 | ４象限アナログ信号乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6319783A JPS59188780A (ja) | 1983-04-11 | 1983-04-11 | ４象限アナログ信号乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59188780A JPS59188780A (ja) | 1984-10-26 |
| JPH0450633B2 true JPH0450633B2 (ja) | 1992-08-14 |
Family
ID=13222248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6319783A Granted JPS59188780A (ja) | 1983-04-11 | 1983-04-11 | ４象限アナログ信号乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188780A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4735050B2 (ja) * | 2005-05-23 | 2011-07-27 | 日産自動車株式会社 | フードリッジの補強構造 |
-
1983
- 1983-04-11 JP JP6319783A patent/JPS59188780A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59188780A (ja) | 1984-10-26 |
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