JPH04506588A

JPH04506588A - 薄い、絶縁分離したアイランドに納められた、低いコレクタ抵抗を持つ、トランジスタ構造

Info

Publication number: JPH04506588A
Application number: JP91503294A
Authority: JP
Inventors: ビーソム，ジエイムズ　デイ
Original assignee: ハリス　コーポレーシヨン
Priority date: 1990-01-08
Filing date: 1990-12-20
Publication date: 1992-11-12
Also published as: KR910014995A; WO1991011028A1; KR0170774B1; CA2033780C; TW197532B; EP0462270A4; EP0462270A1; US5327006A; BR9007213A; DE69033619T2; EP0462270B1; DE69033619D1; ES2152919T3; CA2033780A1; ATE196035T1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】発明の名称薄い、絶縁分離したアイランドに納められた、低いコレクタ抵抗を持つ、トランジスタ構造発明の詳細な説明（従来の技術）絶縁孤立したアイランド構造は、バイポーラ・トランジスタや、接合型電界効果トランジスタ、ＤＭＯＳ回路などさまざまな回路部品を支持する集積回路アーキテクチャに一般的に採用されている。第１図に示される典型的なバイポーラ（ＮＰＮ）配置では、高い不純物濃度（Ｎｏ）が埋め込まれたサブ・コレクタ領域１１が、アイランド領域１０（シリコン）の底部に形成され、アイランド領域は、間にはいった絶縁体層（シリコン酸化物）によって、支持基板（シリコン）１２から絶縁分離されている。サブ・コレクタ領域１１の厚さは５ミクロンから１５ミクロンのオーダで、その厚さはそれがどの程度の不純物濃度でドープされるかにより、またそれがウェハ・プロセッシングの間にどの程度のＤｔ製品にさらされるかによっている。

その上部表面に、Ｐ型ベース領域１５、Ｎ０エミツタ領域１６（ベース領域１５に形成される）及びＮ゛コレクタ接点領域１７が形成されるＮアイランド領域１０の厚さは、空乏層のピーク電界が、ベースが開放端のときにトランジスタがコレツに、ベース・コレクタ間の空乏層を支えるに十分な値でなければならな１７Ｎ、ｌ００Ｖ（７）ＢＶＣＥＯを持ち４００（７）ＨＦＥ値を持つＮＰ’Ｎデバイスに対しては、ベースの下のＮ層の厚さは１０ミクロンのオーダーが必要となる。そのようなデバイスの最低抵抗値は約１０Ω−ｃｍである。コレクタ・ベース接合部の深さが２ミクロンから８ミクロンであるとき、最低のアイランド厚さが比較的大きく（２２ミクロンのオーダー）、シたがって製造コストが高くなる。

（発明が解決しようとする問題点）結果的に大きなサイズのそのような厚いアイランドとなるのは、また、そのサイズがアイランドの底部をきめるフォト・リソグラフィツク・マスクを通して非等方的なエツチング剤をかけるために、アイランドの側壁にスロープがついており、あるいは傾斜している結果である。完成したアイランドの前方表面の最小寸法は、最小底面寸法と、アイランドの厚さのＣ０ｔ（ａ）倍の２倍との和であり、このときａはアイランド側壁とアイランド表面の角度である。＜１００＞軸ウェハを使用する典型的な絶縁分離式製造技術に対しては、この角度は５５度のオーダーである。したがって、最小厚さが２２ミクロンの上記に示したアイランドの場合には、最小アイランド幅が３１ミクロンで、１０ミクロンのオーダーの最小底面寸法がプラスされ、その結果として１００ＶのＢＶＣＥＯの埋め込み層ＮＰＮトランジスタに対しては、アイランドの横方向の最小の寸法が４１ミクロンとなる。この幅は、通常率さい部品の特質とされるサイズよりもはるかに大きいもので、これが実質的に無駄な空間を作っている。

（課題を解決するための手段）本発明によって、アイランドの底部に埋め込まれたサブ・コレクタ領域の方法で低いコレクタ抵抗値を実現するトランジスタ構造の占有領域（及び厚み）が、薄い、絶縁分離されたアイランド構造の方法により、大幅に減少される。このとき、厚さの薄いアイアンド領域の不純物濃度は、ベース領域の直下のアイランド位置からコレクタ接点への低抵抗の電流通路をつ（るように適切に調整される。さらに、支持基板のボンシャルは、コレクタ電圧の最高値よりも低い値に設定され、ベース直下のコレクタ部（アイランド）は、実質的にＢＶＣＥＯが減少しないようにするために、その場所で電界強度がＢＶＣＥＯ破壊をおこす値に達する前にキャリアの空乏化がおこるようにしている。支持基板のバイアス・ポテンシャルが、ベース領域直下のアイランド領域の部分のキャリアな空乏化するので、支持基板がバイアスされていない場合に比べてアイランドのドーピングが増されており、一方、この場所の電界強度はＢＶＣＥＯ電界以下に保持されるようになっている。

さらに特定すれば、本発明の最初の実施例にしたがって、次のようなバイポーラ・トランジスタ構造が、支持基板にある絶縁分離したアイランドにつ（られる、すなわち、アイランド領域の半導体がベース領域の下部にのび、ベース領域の底部をアイランド領域の底部から分離するように、アイランド領域の第一の表面部にベース領域を形成する構造である。支持基板は絶縁孤立したアイランド領域を取り囲んでもよいし、あるいは支持基板及びアイランド領域の双方から絶縁分離した導電物質（ドープしたポリシリコン）のチャンネルをアイランド領域（側表面）に隣接して配置する、絶縁構造の上の半導体として配位してもよい。ポリシリコン・チャンネルの電位はベースの下の領域に影響を及ぼすことがないので（これはその領域に対する境界ではないので）、ポリシリコン・チャンネルを支持基板の電位と異なる電位にバイスすることができる。その結果、空乏層をコントロールする基板のバイアスと違って、ポリシリコン・チャンネルにかけられる電圧は制限を受けない。

エミッタ領域はベース領域に形成され、コレクタ接点は、アイランド領域のベース領域から離れた表面部に形成される。アイランドのコレクタ領域の不純物濃度は、そのベース領域とのインターフェイス領域で、アイランドの底部領域よりも高く、ベースの直下位置からコレクタ接点までのコレクタを通る通路に低いコレクタ抵抗値を与える。さらに、基板は、コレクタ・アイランド領域のポテンシャルに対して相対的に、次のようなポテンシャルにバイアスされる、すなわち、アイランド領域とベースの間に電圧バイアスの差があると、ベース領域の下に拡がりベースの底部をアイランド領域の底部から分離するコレクタ領域の部分は、コレクタ・アイランド領域とベースの間で電界の破壊がおきる前に、キャリア空乏状態となるようにバイアスされる。

アイランド領域の不純物濃度をベース領域とのインターフェイスで調整するのは、アイランド領域の表面に不純物を導入して（イオン・インプランテーションや拡散法で）実現され、アイランドの表面からベースの深さよりもさらに深い位置まで伸びる、高濃度の（アイランドの不純物濃度よりも）不純物領域を形成し、したがって、その領域は、ベース領域の底部の下で、低い不純物濃度のアイランド領域の上に拡がるように形成される。調整されたドーピング領域はまたアイランド領域全体に伸び、アイランド領域には、アイランド領域の表面から次第に減少し、ベース領域の深さよりも深い深さまで伸びる（すなわち全厚さ）、濃度傾斜のついた不純物濃度プロファイルが形成される。さらに、コレクタ・アイランド領域の最も低い不純物濃度部分は、ベース領域の底部の下に形成される。

ある与えられたＢＶＣＥＯに対するアイランドの厚さの選択にフレキシビリティを与える目的で、トレードオフとして、コレクタ抵抗値を低くしてもかまわない場合には、不純物濃度調整領域の深さは、ベース領域の厚さよりも薄（でよ（、したがってこの場合には、ベース領域の側面部で終わることになる。

本発明の第二の実施例では、ベース領域と同じ導電性を持ち、ベース領域に隣接し、ベース領域よりも深い厚さを持つ半導体保護領域を形成することにより、コレクタ抵抗値を減少させることができて、この保護領域が、アイランドを通してコレクタ接点領域へ行く表面通路を実効的に遮る役目を果たす、基板は、アイランド領域のポテンシャルに対して相対的に、次のようなポテンシャルにバイアスされる、すなわち、ベース領域の下に拡がりベースの底部をアイランド領域の底部から分離するアイランド領域の部分は、アイランド領域とベースの間に電圧バイアスの差があると、コレクタ・アイランド領域とベース領域との間で電界の破壊が起きる前に、キャリア空乏状態となるようにバイアスされる。

深い保護領域は、ベースの水平周辺部に隣接したリング状のものとして形成できる、あるいはベースの一方の端に隣接して、アイランド領域の幅を完全に横切って伸び、基板からアイランド領域を絶縁分離している絶縁層を横切るように形成される。さらに、第二の実施例は、第一の実施例の不純物濃度調整領域の付加によって、強化することも可能である。

本発明の第三の実施例では、上記の不純物濃度調整領域は、ＤＭＯＳ構造のドレーン・ドリフト領域の抵抗値を減少させるために使用される。そのような構造では、アイランド領域はドレーンとして機能し、チャネルはアイランドに対して逆の導電タイプの表面体領域に形成される。ドレーン接点領域はチャネル領域から離れたアイランド領域の表面部分に形成される。

ソース領域はチャネルのある、逆の導電性を持つ表面体領域に形成される。チャネルに被さってゲート絶縁層があり、ゲート金属自身は、ソースとチャネルを形成するアイランド領域に被さる。

最初の二つの実施例と同様に、抵抗値が減少する領域はアイランドの表面からチャネルを含むボディ領域の深さよりも深い、ある決まった深さまで伸び、したがって、その領域は、チャネルを含むボディ領域の底部の下から低不純物濃度のアイランド領域の底部の上に拡がっている。また、アイランド領域で不純物濃度の最も低い部分は、ボディ領域の底部の下になる。支持基板は、ドレーン電圧よりも低い電圧にバイアスされ、ボディ領域と下の支持基板との間のアイランド領域は、その領域で破壊電界に達する前に、キャリアの完全空乏状態が起（実施例）本発明の第一の実施例が第２図に示されており、そこでは、バイポーラ・トランジスタ（ＮＰＮ）構造２０が、アイランド領域２１の底部２２と側壁２４の絶縁体層１４（酸化物）によって、支持基板（シリコン）１２から絶縁分離されたアイランド領域（Ｎタイプ・シリコン）２１に形成されている。（本発明は特定の極性のデバイスに限られるものではな（て、ここでは単に一例としてＮＰＮ構造が示され、それについて記述されている）、第１図に示され、既に記述された従来技術による配置では、トランジスタ２０は、Ｎアイランド領域２１の第一の表面部に配置されたベース領域１５（Ｐタイプ）を含む、アイランド領域２１の半導体は、ベース領域１５の底部２５の下に拡がり、このことにより、ベース領域の底部２５をアイランド領域の底部２２から分離している。

第２図に示されるように、支持基板１２が絶縁分離したアイランド２１を取り囲んでもよいし、また、第３図に模式的に示すように、絶縁構造体の上の半導体（シリコン）として配置してもよい。そのときには、導電性の（ドープしたポリシリコン）チャネル３１が、アイランド領域２１（その側表面）に隣接して配置され、チャネルは基板１２及びアイランド領域２１の双方から、絶縁体層３４によって絶縁分離される。ポリシリコン・チャネル３１は、基板１２の電圧と異なる電圧にバイアスすることができて、そのバイアスはベース１５の下のアイランド領域部分に影響を及ぼさない（なぜなら、チャネルはその領域に対する境界ではないので）。その結果、ポリシリコン・チャネルに印加される電圧の値は制限されない。

ＮＰＮトランジスタ２０は、さらに、ベース領域１５の表面部に形成されるＮ４エミツタ領域１６と、その間にある分離領域１８によってベース領域１５から分離されたアイランド領域の表面部分に形成されるＮ゛コレクタ接点領域１７とを含んでいる。第２図及び第３図に示された実施例では、第１図の従来技術による構造と異なって、アイランド領域の上部表面２７からベース領域１５の底部２５の下の深さまで拡がるアイランド領域２１の上部（Ｎタイプ）部分は、その不純物濃度が、ベース領域とインターフェイスする部分で、アイランドの底部２２に隣接する下部（Ｎタイプ）部分の濃度よりも高くなっている。領域２３は、（イオン・インプランテーション法や拡散法によって）特別のマスキングをせずに非選択的に、あるいは、ある特別のデザインで要求されるように、基板１２の中で、特定のアイランド領域だけに選択的に導入することができる。

前述したように、上部２３のこの比較的高い不純物濃度は、エミッタ領域１６の下にあるベース領域１５の下のコレクタ・アイランドの位置４１から、アイランドの上部２３のＮタイプ部を通って、コレクタ接点領域１７に至る、（コレクタ）アイランドを通る通路のコレクタ抵抗値を小さくする。通常、ある与えられたコレクタ電圧で、このドーピングを増やした領域は、ベース領域１５の下のアイランド領域２１の部分２５に形成されるベース・コレクタ間の空乏層の電界を、ドーピングを増やさない場合の電界に比べてより高（する役割をする（このことは低いＢＶＣＥＯ値を与える結果となる）。この望ましくないＢＶＣＥＯの減少は、コレクタ・アイランド領域２１のポテンシャルに相対的に、基板１２を次のようにあるポテンシャルでバイアスすることにより取り除くことができる。すなわち、アイランド（コレクタ）領域２１とエミッタ領域１６の間にバイアス電圧差かけられると、ベース領域の下に拡がり、ベースの底部２５をアイランド領域２１の底部２２から分離するコレクタ・アイランド領域２１の部分４５は、コレクタ・アイランド領域２１とエミッタ領域１６の間の電圧が降伏電圧に達する前にキャリア空乏状態になるようにバイアスすることである。すなわち、基板にバイアスをかけるので、領域４５のベースの下の部分４１は、キャリア空乏状態となり、その場所での電界をＢ　Ｖ　ＣＥ’Ｏ電界よりも低く保った状態で、そのドーピングが基板バイアスがない場合に可能な濃度よりも高い濃度に増やすことができる。基板バイアスとベース・コレクタ接合の逆バイアスの協同動作により、コレクタ・アイランド領域２１のベース１５の下の部分４５が、降伏電界に達する前に完全に空乏状態となるときには、コレクタ電圧を、ベース・コレクタ接合部（領域４５から離れた場所）の水平部分で降伏電界に達するまで、さらに上げることが可能である。

上に指摘したように、また第２図と第３図の実施例に見られるように、ベースとコレクタ接点領域１７の間に抵抗値が低（なった通路を作るために、アイランド領域２１の不純物濃度のプロファイルを調整するのは、アイランド領域２１の上部表面２７に不純物を注入することにより（イオン・インプランテーションや拡散法で）実現され、そうすると、高い（アイランドに比べて）不純物濃度領域２３は、アイランドの上部表面２７からベース領域１５の深さよりも深い距離にある位置まで拡がり、したがって、領域２３はベース領域の底部２５の下に拡がり、それでもまだ、アイランド領域２１の底部２２に隣接して、抵抗値の高い低濃度のＮ一部分２６を残すこととなる。

この調整されたドーピングは、また、アイランド領域を通じて完全に拡がり、したがって、アイランド領域は、上部表面２７から減少しながらアイランド領域の底部２２に拡がる勾配のついた不純物濃度プロファイルを得ることとなる。また、アイランドの上部はより高い濃度でドーピングでき、コレクタ・アイランド領域の最も低い不純物濃度がベース領域の底部の下にくるようにもできる。

ある与えられたＢＶＣＥＯ値に対して、アイランドの厚さを選択できる自由度を確保する目的で、トレード・オフとしてコレクタ抵抗値の減少量が少なくても我慢できる場合には、不純物濃度調整領域２３の深さは比較的浅くてもよく、あるいはベース領域１５の厚さよりも浅くてもよ（、第４図の実施例に示されるように、ベース領域の側面部で終わるようにすることも可能である。

第５図に模式的に示された本発明の第二の実施例では、ベース領域と同じタイプの導電性を持ち、ベース領域に隣接し、コレクタ・アイランド領域２１にベース領域１５の深さよりも深い深さを持つ半導体保護領域６１を形成することにより、コレクタ抵抗値を減少させることができて、この保護領域６１が、コレクタ・アイランド２１のエミッタ領域１６の下の部分４１からコレクタ接点領域１７へ行く表面通路を実効的に遮る役回を果たす。基板１２は、コレクタ電圧よりも低い電圧にバイアスされ、ベース・コレクタ・バイアスと基板バイアスの協同動作が、コレクタ・アイランド領域とベース領域の間で電界が降伏点に達する前に、深い保護環領域６１の底部６３とアイランド領域２１の底部２２の間の部分６５をキャリア空乏状態とする。一度基板と深い保護領域６１の間に空乏領域が形成されると、ベース・コレクタ間電圧がさらに増しても、空乏領域のスクリーニング動作のために、エミッタ領域１６の下の電界（すなわち深いＰタイプの保護領域の境界内の領域）はほとんど影響を受けない。その結果、コレクタ・エミッタ間の電圧をさらに上げることができて、同じドーピングと同じ厚さのコレクタで実現できるＢＶＣＥＯ値よりも高いＥＶＣＥＯ値を達成できる。

そのような包囲スクリーンを提供するために、深い保護領域６１は、第５図に示されるように、ベースの水平周辺部に隣接するリング状のものとして形成できる。それはまた、第６図の断面透視図に示されるように、ベース領域１５の一方の端に隣接して、アイランド領域２１の幅を完全に横切って伸び、基板１２からアイランド領域を絶縁分離している絶縁層を横切るように形成できる。深いＰスクリーニング効果のせいで、必要なりＶＣＥＯ値を達成するために、厚い、あるいはもっと多（ドープしたアイランド（それは低いコレクタ抵抗値を持つ）を使用できるので、コレクタ抵抗値を低（保つことができる。

さらに、この第二の実施例では、前に記述された不純物１度調整領域２３を導入することにより、さらに強化することも可能である。Ｎ領域２３は、第５図及び第６図の破線で示されるように、保護領域６１の深さよりも深（なく、したがって、可能な最低の電圧で、空乏層が、ガード領域６１と基板１２の間に形成されるようにするのが望ましい。

本発明の第三の実施例では、第７図に模式的に示すように、表面絶縁体とゲート電極構造が付加されたＤＭＯＳ構造のドレーン・ドリフト領域の抵抗値を減少させるために、上記の不純物濃度調整領域を利用することができる。もっと特定すれば、第７図に示されるＤＭＯＳデバイスでは、Ｎアイランド領域２１はドレーンとして機能し、それにはＮ０表面ドレーン接点領域７１がある。チャネルを含むＰタイプのボディ領域７２が、アイランドの表面部でドレーン接点７１から離れた場所に形成される。ボディ領域７２の表面部分にＮ０ソース領域７４が形成され、アイランド２１とボディ領域７２の間にあるチャネル領域７５の幅を決める。チャネルの上には薄いゲート絶縁体（酸化物）層８１がある。ゲート導体層（例えばドープしたポリシリコンや金属）８２が、ゲート絶縁体層の上に形成され、ソース領域７４とアイランド領域２１にオーバーラツプし、したがってチャネル領域７５の上に拡がっている。

最初の二つの実施例におけると同じように、（ドレーン・ドリフト）抵抗値減少領域８３が、アイランドの上部表面８４からチャネルを含むボディ領域７２の深さよりも深い深さまで拡がり、したがってその領域は、チャネルを含むボディ領域の底部７６の下で、低い不純物濃度のアイランド領域の底部２２の上に拡がっている。支持基板１２は、ドレーン電圧よりも低い電圧にバイアスされ、したがって、ボディ領域と下のアイランド領域の間のアイランド領域が、その領域で降伏電界に達する前に、完全にキャリアの空乏状態となる。

前述のそれぞれの実施例では、基板１２へのバイアス印加は、基板電圧がコレクタ（アイランド）電圧よりも低いかぎりは、基板へのオーミック接触、あるいは非機械的な結合機構の方法で実施することができ、ベース（ＤＭＯＳデバイスの場合にはチャネル・ボディ）と基板の間の領域が、降伏電界に達する前に、完全に空乏化される。そのような基板の非接触バイアス印加は、リーク電流の平均化（基板への電流の差引き勘定はゼロでなければならない）、あるいは容量結合の方法によって行われる。いずれの方法でも、集積回路に印加される最大負電圧及び最大正電圧の中間に、基板バイアス電圧を設定する。

本発明の今までの記述から理解されるように、アイランドの底部にサブ・コレクタ領域を埋め込む方法で低いコレクタ抵抗を達成するトランジスタ構造の大きな占有領域（及び厚さ）を、薄い、絶縁分離されたアイランド構造の方法によって、大幅に減少させることができて、この方法では、厚さの減少したアイランド領域の不純物濃度が、エミッタ領域の直下のアイランド位置からコレクタ接点までの低抵抗電流通路を与える目的で、抵抗値を減少させた部分を作れるように調節されている。

さらに、支持基板のポテンシャルは、コレクタ電圧よりも低い値に設定され、したがって、ベースの上に突き出したエミッタの直下のコレクタ（アイランド）部分は、ＢＶＣＥＯ値を実効的に下げないために、その場所で電界強度がＢＶＣＥＯ値に達する前に、キャリア空乏状態となる。支持基板のバイアス・ポテンシャルが、ベース領域の下のアイランド領域のある部分をキャリア空乏状態とするので、この場所での電界をＢＶＣＥＯ値よりも小さく保ちながら、アイランドのドーピング量を、基板がバイアスされない場合に比べて増加させることができる。

ここでは、私は、本発明のいくつかの実施例を示し、それについて記述したが、それだけに限定されるものではなく、この技術に精通した人にはよ（知られるたくさんの変化や修正が可能であることを理解されたい。したがって、私は、ここで示し記述した詳細だけに限定されることを望むものではな（、この技術で通常の技量を持つ人には明らかなそのような変化や修正をすべてカバーすることを意図するものである。

図面の簡単な説明第１図は、高い不純物濃度を持つ（Ｎｏ）サブ・コレクタ領域のある、ＮＰＮバイポーラ・トランジスタを入れる通常の絶縁分離されたアイランド領域のデバイス構造を模式的に示す。

第２図は、ＮＰＮバイポーラ・トランジスタ構造を入れる、絶縁分離されたアイランドを採用した本発明の第一の実施例を示す。

第３図は、第２図の実施例をＳＯ■構成に採用した例を示す。

第４図は、第２図にある本発明の実施例の修正例で、不純物濃度調整領域がベース領域の深さよりも浅い修正例を示す。

第５図は、ベース領域に隣接して、深い半導体のガード領域がある、本発明の第二の実施例を示す。

第６図は、深いガード領域を持つ本発明の第二の実施例の一つの例の周辺断面を示す。

第７図は、本発明の第三の実施例で、ＤＭＯ３構造のドレーン・ドリフト領域の抵抗値を減らした例を示す。

１２・・・支持基板、１４・・・絶縁体層、１５・・・ベース領域、１６・・・エミッタ領域、１７・・・コレクタ接点領域、１８・・・分離領域、２０・・・トランジスタ構造、２１・・・アイランド領域、２２・・・アイランド底部、２３・・・不純物濃度調整領域、２４・・・側壁、２５・・・底部、２７・・・上部表面、３１・・・チャネル、６１・・・半導体ガード領域、７１・・・ドレーン接点領域、７２・・・ボディ領域、７５・・・チャネル領域、８３・・・抵抗値減少領域、８４・・・上部表面。

特表平４−５０６５８８　（８）要約書アイランドの底部に低コレクター抵抗を与える埋め込みサブコレクターを有する絶縁分離されたアイランドのあるトランジスタ構造の占有領域及び厚みが、ベース領域（６１）直下のアイランド位置（６５）からコレクタ接点（１７）への低抵抗電流通路を与えるよう厚みの低減されたアイランド領域の不純物濃度を調整することによって、低減される。支持基板（１２）はコレクター電圧以下の電圧でバイアスがかけられ、その結果ベース上へのエミッタ突出部直下のコレクタアイランド（２６）の部分（２５）は、ＢＶＣＥＯを実質的に低減しないようにその位置における電界がＢＶＣＥＯに達する前にキャリアが奪われる。支持基板のバイアス電位はベース領域下のあるアイランド領域からキャリアを奪うので、アイランドのドーピングは基板が埋め込まれていない場合に比べて増加でき、かつこの位置における電界をＢＶＣＥＯ電界以下に保持できる。

手続補正書、　平成４年７月１４日、　特許庁長官　麻　生　渡　殿砿１、事件の表示５　平成３年特許願第５０３２９４号２、発明の名称吉　薄い、絶縁分離したアイランドに納められた、低いコレクタ抵抗を持つ、トランジスタ構造）　３．特許出願人ノ　名称　へリス　コーポレーション、　４１代理人、　居所　〒１０２東京都千代田区一番町２５番地ダイヤモンドブラザビル　６階フ平成４年６月１６日６、補正の対象

Claims

【特許請求の範囲】

１．半導体デバイス（２０）で、以下の構成のもの、すなわち．第一の導電性タイプの半導体でできた絶縁分離したアイランド領域（２１）を持つ半導体基板（１２）と、前記アイランド領域の第一の表面部に形成され、前記第一の導電性タイプと逆の極性の第二の導電性タイプの第一の半導体領域（１５）で、前記アイランド領域の前記第一の導電性タイプの半導体は前記第一の半導体領域（１５）の下に拡がり、したがって（２３）、前記第一の半導体領域の底部（２５）を前記アイランド領域の底部（２２）から分離し、そのとき、前記アイランド領域の不純物濃度が、前記第一の半導体領域とのインターフェイスで、前記アイランド領域の前記底部の濃度に比べて高くなっている、第一の半導体領域（１５）と、前記第一の半導体領域の第一の表面部に形成される前記第一のタイプの第二の半導体領域（１６）とから構成され、前記基板（１２）が前記アイランド領域のポテンシャルに対してあるバイアス・ポテンシャルに設定され、前記第一の半導体領域の下に拡がり、前記第一の半導体領域の底部（２５）を前記アイランド領域の底部（２２）から分離する前記アイランド領域の部分（４１）は、前記アイランド領域と前記第一の半導体傾城とで異なるポテンシャル電圧がかけられると、前記アイランド領域と前記第一の半導体領域との間で降伏電界に達する前に、キャリアの空乏状態となる、半導体デバイス。
２．前記高い不純物濃度を持つ前記アイランド領域の前記部分が、前記アイランド領域の前記第一の半導体領域（１５）の深さよりもより深い深さを持ち、前記第一の半導体領域の底部（２５）の下に拡がっている、請求項１記載の半導体デバイス。
３．前記アイランド領域が勾配のついた不純物濃度プロファイルを持ち、その勾配プロファイルは、前記アイランド領域の表面から次第に濃度が減少し、前記アイランド領域の前記第一の半導体領域（１５）の深さよりも深くまで伸びていて、前記アイランド領域の最も不純物濃度が低い部分が前記第一の半導体領域の底部（２５）よりも下の部分である、請求項１記載の半導体デバイス。
４．前記アイランド領域のすべての厚さが、勾配のついた不純物濃度プロファイルを持つ、請求項３記載の半導体デバイス。
５．前記アイランド領域には、前記アイランド領域の前記最も不純物濃度の高い部分の下方に、前記第一のタイプの第三の半導体領域（２６）があり、そこでの不純物濃度は前記最も不純物の高い部分の濃度に比べて低くなっている、請求項２記載の半導体デバイス。
６．前記アイランド領域の前記最大の不純物濃度を持つ部分の深さが、前記アイランド領域の前記第一の半導体領域の深さよりも浅くて、前記第一の半導体領域の側部（５１）を横断するようになっている、請求項１記載の半導体デバイス。
７．さらに前記基板及び前記アイランド領域から絶縁分離されたチャネル（３１）が、前記アイランド領域に隣接して配置された、請求項１記載の半導体デバイス。
８．前記チャネルが、前記基板のポテンシャルとは異なる電圧にバイアスされた、請求項７記載の半導体デバイス。
９．半導体デバイスで、以下の構成のもの、すなわち、第一の導電性タイプの半導体でできた絶縁分離したアイランド領域を持つ半導体基板（１２）と、前記アイランド領域の第一の表面部に形成され、前記第一の導電性タイプと逆の極性の第二の導電性タイプの第一の半導体領域で、前記アイランド領域の前記第一の導電性タイプの半導体は前記第一の半導体領域（１５）の下に拡がり、したがって、前記第一の半導体領域の底部を前記アイランド領域の底部（２２）から分離するよう配置された、第一の半導体領域（１５）と、前記第一の半導体領域の第一の表面部に形成される前記第一のタイプの第二の半導体領域（１６）と、前記第一の半導体領域に隣接してその深さよりも深く配置された、前記第二の導電タイプの、第三の半導体領域（６１）とから構成され、前記基板が前記アイランド領域のポテンシャルに対してあるバイアス・ポテンシャルに設定され、前記第三の半導体領域の下に拡がり、前記第三の半導体領域の底部（６３）を前記アイランド領域の底部から分離する前記アイランド領域の部分（６５）は、前記アイランド領域と前記第一の半導体領域とで異なるポテンシャル電圧がかけられると、前記アイランド領域と前記第一の半導体領域との間で降伏電界に達する前に、キャリアの空乏状態となる、半導体デバイス。
１０．前記第三の半導体領域（６１）が、前記第一の半導体領域の周辺縁に隣接するリング状のもので形成される、請求項９記載の半導体デバイス。
１１．前記アイランド領域の不純物濃度が、底部よりも上部表面部で高くなった、請求項９記載の半導体デバイス。
１２．前記アイランド領域の不純物濃度が、前記第一の半導体領域に隣接する部分で、前記アイランド領域の底部の濃度よりも高くなった、請求項９記載の半導体デバイス。
１３．前記アイランド領域で、前記第一の半導体領域（１５）に隣接して、前記第三の半導体領域の深さよりも深く形成される、前記第一の導電タイプの第四の半導体領域があり、この第四の半導体領域は、前記アイランド領域の底部の不純物濃度に比べて高い不純物濃度を持つ、請求項９記載の半導体デバイス。
１４．半導体デバイスで、以下の構成のもの、すなわち、第一の導電性タイプの半導体でできた絶縁分離したアイランド領域を持つ半導体基板（１２）と、前記アイランド領域の第一の表面部に形成され、前記第一の導電性タイプと逆の極性の第二の導電性タイプの第一の半導体領域で、前記アイランド領域の前記第一の導電性タイプの半導体は前記第一の半導体領域の下に拡がり、したがって、前記第一の半導体領域の底部を前記アイランド領域の底部から分離するよう配置された、第一の半導体領域（１５）と、前記第一の半導体領域の第一の表面部に形成される前記第一のタイプの第二の半導体領域（１６）と、前記第二の導電タイプで、前記アイランド領域の不純物濃度を持つ第三の半導体領域（６１）が、前記アイランド領域の第二の表面部に形成され、第一の表面部からその間にはいった前記アイランド領域の第三の表面部によって切り離されている、第三の半導体領域（６１）と、前記第二の導電タイプの第四の半導体領域（６３）で、前記アイランド領域の前記第三の表面領域に配置され、前記第一の半導体領域から、前記アイランド領域の表面部を通って、前記第三の半導体領域に至る表面通路が、前記第四の半導体領域の半導体（６３）によって遮られるようになっており、前記第四の半導体領域の深さが、前記第二の半導体領域の深さよりも深い、第四の半導体領域（６３）とで構成され、前記基板が前記アイランド領域のポテンシャルに対してあるバイパス・ポテンシャルに設定され、前記第三の半導体領域の下に拡がり、前記第三の半導体領域の底部を前記アイランド領域の底部から分離する前記アイランド領域の部分は、前記アイランド領域と前記第一の半導体領域とで異なるポテンシャル電圧がかけられると、前記アイランド領域と前記第一の半導体領域との間で降伏電界に達する前に、キャリアの空乏状態となる、半導体デバイス。
１５．前記第四の半導体領域（６３）が、前記第一の半導体領域の周辺縁に隣接するリング状のもので形成される、請求項１４記載の半導体デバイス。
１６．前記アイランド領域の不純物濃度が、底部よりも上部表面部で高くなった、請求項１４記載の半導体デバイス。
１７．前記アイランド領域の不純物濃度が、前記第一の半導体領域に隣接する部分で、前記アイランド領域の底部の濃度よりも高くなった、請求項１４記載の半導体デバイス。
１８．前記アイランド領域で、前記第一の半導体領域に隣接して、前記第四の半導体領域の深さよりも深く形成される、前記第一の導電タイプの第五の半導体領域があり、この第五の半導体領域は、前記アイランド領域の底部の不純物濃度に比べて高い不純物濃度を持つ、請求項１４記載の半導体デバイス。
１９．前記第四の半導体領域（６３）が、前記アイランドを前記基板から絶縁する絶縁体（１４）を横切っている、請求項１４記載の半導体デバイス。
２０．前記第四の半導体領域が、前記第一の半導体領域（１５）の端部に隣接している、請求項１４記載の半導体デバイス。
２１．半導体デバイスで、以下の構成のもの、すなわち、第一の導電性タイプの半導体でできた絶縁分離したアイランド領域を持つ半導体基板（１２）と、前記アイランド領域の第一の表面部に形成され、前記第一の導電性タイプと逆の極性の第二の導電性タイプの第一の半導体領域で、前記アイランド領域の前記第一の導電性タイプの半導体は前記第一の半導体領域の下に拡がり従って、前記第一の半導体領域の底部を前記アイランド領域の底部から分離するよう配置された、第一の半導体領域と、前記第一の半導体傾城の第一の表面部に形成される前記第一のタイプの第二の半導体領域と、前記第二の導電タイプで、前記アイランド領域の不純物濃度を持つ第三の半導体領域が、前記アイランド領域の第二の表面部に形成され、第一の表面部からその間にはいった前記アイランド領域の第三の表面部によって切り離されている、第三の半導体領域と、で構成され、前記基板が前記アイランド領域のポテンシャルに対してあるバイアス・ポテンシャルに設定され前記第三の半導体領域の下に拡がり、前記第三の半導体領域の底部を前記アイランド領域の底部から分離する前記アイランド領域の部分は、前記アイランド領域と前記第一の半導体領域とで異なるポテンシャル電圧がかけられると、前記アイランド領域と前記第一の半導体領域との間で降伏電界に達する前に、キャリアの空乏状態となり、さらに、絶縁体層が前記アイランド領域の前記第三の表面部に形成され、それは前記アイランド領域の第一及び第二の表面部分にオーバーラップしており、前記絶縁体層の上には、導電体層が形成されている、半導体デバイス。
２２．前記導電体層が、前記第二の半導体領域の一部と前記アイランド領域の前記第三の部分の上にきている、請求項２１記載の半導体デバイス。