JPH04507475A

JPH04507475A - 可変ビットライン電流からの改良されたデータリコールを有するシングルエンド検知増幅器

Info

Publication number: JPH04507475A
Application number: JP2511363A
Authority: JP
Inventors: ヒロセ，ライアン・ティー
Original assignee: シムテク・コーポレーション
Priority date: 1989-08-11
Filing date: 1990-08-10
Publication date: 1992-12-24
Also published as: WO1991002409A1; EP0486550A1; EP0486550A4; AU6150490A; US5013943A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】可変ビットライン電流からの改良されたデータリコールを有するシングルエンド検知増幅器本発明は、半導体メモリアレイにおけるメモリセルから供給された信号を増幅するのに用いられる検知増幅器に関する。より詳細には、本発明は、データリコール能力を改良し且つセルアクセス時間を減少せしめ、一方ビットライン電流における実質的な変化の不利益な影響の多くを避けるシングルエンド検知増幅器の改良に関する。

発明の背景典型的な半導体メモリアレイは、チップ上に行列の直交パターンに配列されている何百又は何千もの個別メモリセルを含んでいる。一本のビットライン導線が各行におけるセルの全てを接続しており且つ、データをセルに書き込む目的でこの行におけるセルに信号を導き且つセルからデータを読み出すためにこの行におけるセルから信号を導く。一本のワードライン導線がアレイの水平列におけるセルの全てを接続しており且つ信号を導いてこの列におけるセルを動作可能にする。

データ読出し又はデータ書込みオペレーションのために特定のセルにアクセスしたい時は、この特定のセルを含む水平列におけるセルがワードライン導線の信号によって動作可能にされ、信号がこの特定のセルを含む行のビットライン導線に適用されるかあるいはこのビットライン導線から読み出される。斯くして、ワードラインとビットラインの交点におけるこの特定のセルのみがこれによりアクセスされる。

データ読出しオペレーションが行なわれると、検知増幅器がこのアクセスされた特定のセルを含む行における各ビットラインに接続される。このアクセスされたセルはこのセルの論理的状態を示す比較的低レベルの信号を供給し、検知増幅器はこの信号をメモリにおけるエレメントによって使用可能なより信頼性のあるレベルまで増幅する。データ書込みオペレーションが行なわれると、この特定のアクセスされたセルの論理的状態を設定するために、このビットライン導線に信号が適用される。

これらのメモリセルは通常２つの共通の型の内の１つである。スタティックランダムアクセスメモリ（ＳＲＡＭ）セルによって代表される１つの共通型のメモリセルは相補的論理レベルにある一対の出力信号を供給する。従って２本のビ・ソトライン導線が各行における各セルに接続され、これらの相補的出力信号はこれらの２本のビットライン導線に適用される。これら２つの相補的ビットライン信号の間の相対的差は通常比較的小さく、例えば０．３ボルトである。これら２つの信号の相対的レベルはセルの論理的状態を表わしている。作動検知増幅器がその入力端子において両方の相補的ビットライン信号を受け、これら２つの相補的信号の間の相関関係を検知し、この比較的小さな差動信号をこのセルの論理的状態を表わすレベルまであるいはこのセルの論理的状態を表わすレベルに容易に更に増幅されるレベルまで増幅する。

電気的に消去可能でありプログラム可能な読出し専用メモリ（ＥＥＰＲ，ＯＭ）セルによって代表される他方の共通型のメモリセルは、一本のビットラインに唯１つの出力信号を供給する。このセルの論理的状態は一方の論理的状態を含む、このセルがアクセスされた時にこのセルが電流を導通するか否かによって、あるいは他方の論理的状態を含む、このセルがアクセスされた時にこのセルが電流を導通しないかどうかによって表わされる。一本のビットラインから唯１つの入力電流信号を受けるためにこの状況においてはシングルエンドである検知増幅器は、セルがアクセスされた時にこのセルが電流を吸収するか否かを検知し、このセルの論理的状態を表わす増幅レベルの出力信号を供給する。

多くのＥＥＰＲＯＭセルは不揮発性デバイスを用いて電力がアレイから取り除かれた時のセルの論理的状態を保持する。セルの不揮発性デバイスはこれらの論理的状態にあるセルによって電流が流れるか否かを制御する。幾つかのメモリセルにおいて用いられている不揮発性デバイスは酸化窒化ケイ素半導体（Ｓ　Ｎｏ　Ｓ）トランジスタである。５ＮＯ８Ｉ−ランジスタのメモリ窒化層は電荷を保持して５ＮＯＳトランジスタの不揮発性特性を提供する。セルのこの２つの論理的状態は、５ＮＯＳトランジスタのメモリ窒化層が負の電荷にあるいは正の電荷に帯電するかによって表わされる。５ＮＯＳトランジスタのこれらの２つの状態は一般的にプログラムされた状態及び消去された状態と呼ばれ、これら２つのトランジスタ状態はセルの論理的状態を確立する。

５ＮＯＳトランジスタの電流導電率特性はプログラムされた状態及び消去された状態においてはかなり異なる。例えば、５ＮＯＳトランジスタの寿命の初めにおいて流れる電流の量は一方の状態においては約１００マイクロアンペアであり他方の状態では殆んど無いことがある。しかしながら、時間がたつと、メモリ窒化層の電荷を保持する能力は、自然の寿命減少に因って低下する。５ＮＯＳトランジスタがその寿命の初めにおいて一方の状態において流すことのできる電流の量は、その寿命の終りにおいて同一の状態においてそれが流すことのできる電流の十倍にものぼる。５ＮＯＳトランジスタの予想寿命の終りにおいて、メモリ窒化層は検知増幅器がセルの２つの論理的状態を確実に区別できるようにするために十分にトランジスタの導電特性を修正するのに十分な電荷を保持することができない。

検知増幅器がセルの２つの論理的状態の電流の差（電流が何も流れない状態、及び小電流が流れる状態）を確実に検知できない場合、セルからのデータはもはや確実に読み出すことができず、セルはその有効寿命の終りに到達することになる。その出力電流が終時的に低下する５ＮＯ８又は類似のデバイスを用いている不揮発性メモリの実用性は、寿命の終り条件の下でのその正しいデータ状態を確実に読み出すことのできる能力によって左右される。同様にして、可変出力電流を条件とする任意の型式のメモリセルは５ＮＯ３Ｉ−ランジスタを用いている適用可能なメモリセルと同じ問題及び事柄の多くを条件とする。従ってメモリアレイのデータを首尾よく読み出すことのできる能力を、５ＮＯＳトランジスタ等の劣化デバイスの場合において且つ５ＮＯＳトランジスタにかかわる理由以外の理由によってセルからの出力又はビットライン電流における潜在的に有意な変化が存在する状況の下でできるだけ長く拡大することが望ましい。

ビットラインは各行における可否又は何千ものセルを接続しているため、１つのメモリアレイにおけるビットラインの長さは有意であり得る。ビットラインキャパシタンスはその長さと共に増大する。ビットラインキャパシタンスが大きいとビットライン電流を検知することが難かしくなるが、これはビットラインが電流を流してそのキャパシタンスを帯電させ、検知増幅器によって検知された電流の量を修正するからである。このビットラインキヤノくシタンスによってセルが電流を流しているか否かを確実に検知するのがより困難になる。

ビットラインキャパシタンスがセルの論理的状態を表わす正確な信号レベルが得られる前に充電又は放電できるようにするのに要するセトリング時間又は時間遅延はメモリに関連するアクセス時間を増大せしめる。このアクセス時間はセルの論理的状態を表わす信号が確実に与えられる前に特定のセルにアクセスするために、メモリアドレス信号が適用された後に要する時間の合計である。大抵の最新コンピュータシステムによると、増大したアクセス時間は好ましくないが、これはデータ処理機能を遅らすからである。

シングルエンド検知増幅器における改良の本発明が発展したことはこの省略された見当の要約に反する。

発明の要約本発明のシングルエンド検知増幅器はビットラインキャパシタンスの悪い充電効果を実質的に避けることにより、且つメモリセルによって流されるビ・ソトライン電流における比較的有意な変化を実質的に考慮せずに、唯１つのビ・ソトラインメモリセルの論理的状態を首尾よく読み出す能力を提供するものである。

その主な特徴の１つによると、検知増幅器は第１及び第２段増幅手段を利用する。一連のカスケード接続トランジスタによって形成されているのが好まい）第１段増幅手段は、検知増幅器をメモリセルに接続するビットライン導線に接続されている。メモリセルがビットライン導線から電流を流すとノー白こ所定レベルの第１バイアス信号が確立され、メモリがビ・ソトライン導線から電流を流さな０時このノードに異なった所定レベルの第２バイアス信号が確立される。一対の反転接続トランジスタによって形成されていることが好ましい第２段増幅手段凪このノードに接続されており、検知増幅器の出力端子に出力信号を供給する。この出力信号は第１及び第２バイアス信号の所定レベルによって表わされるセルの論理的状態に関連している。第２段増幅手段は、ノードにおける信号の比較的小さな変化によって出力信号の実質的により大きな変化をもたらす高利得ノくイアス点を有している。ノードと出力端子を選択的に接続するために且つこの高利得ｌくィアスを確立するためにノードと出力端子の間にはトランジスタであることが好ましい等価手段が接続されている。この高利得ノくイアス点は第１及び第２ノくイアス信号の所定レベルの間にあり、この高利得点が確立された後に等価手段がノードと出力端子とを作動可能に断接した直後に、第１又は第２ノくイアス信号の所定レベルは第２段増幅手段を駆動して不要遷移なしに関連出力信号を提供する。

その主な特徴の別の特徴によると、検知増幅器はビットライン導線に接続されており且つこのビットライン導線の電圧を所定レベルまで上昇せしめ、その後このビットライン導線を解除してそれが減衰できるようにするように作動可能な予充電手段を含んでいる。この電圧は予充電手段がビ・ソトライン導線を解除した時に所定時間においてビットライン導線において検知される。ビ・ソトライン導線が予充電され、減衰を開始した後ビットライン導線の電圧を検知することにより、ビットラインキャパシタンスを充電する効果及びセルによって流される電流の可変性が低下する。第１及び第２段増幅手段は５ＮＯ３Ｉ−ランジスタ等の可変電流トランジスタの寿命にわたっても、ビットライン電圧における減衰からセルの論理的状態を検出するのに十分敏感である。寿命の初めにおいて、５ＮＯＳトランジスタはビットライン導線減衰をより迅速に行うより大きな電流を流し、検知増幅器のセルの正しい論理的状態を検出する能力を更に向上せしめる。

本発明のより完全な理解及び認識は、下に簡単に説明されている添付図面に言及することにより、この好ましい実施例の以下の詳細な説明から、並びに付記された請求の範囲から得ることができる。

図面の簡単な要約第１図は、ブロック図として示されているビ・ソトライン導線及び唯１つのメモリセルに接続されている、本発明のシングルエンド検知増幅器のこの好まい１実施例の略図である。

第２図は、メモリセルの検知サイクルの間に、第１図に示されてｔ）る検知増幅内の種々の点における信号、並びに前の検知サイクルの間の種々のレベルにおける信号を示している共通時間軸に示されている波形図から成っている。

れている。検知増幅器２０はビットライン導線２２によってメモリセル２４に接続されている。メモリセル２４はビットライン導線２２に唯１つの出力信号を供給する型式である。メモリセル２４の論理的状態（「１」又は「０」）は、そのビットライン導線２２から電流を導くことのできる能力、あるいはビットライン導線２２から電流を導くことのできない無能力によって表わされる。これら２つの論理的状態は実際には、電流を導くことのできる実質的により大きな能力及び電流を導くことのできる実質的により小さな能力によって表わすことができ、下に、導電論理的状態及び非導電論理的状態としてそれぞれ呼ばれている。検知増幅器は、相捕的な向上モードの電界効果トランジスタの形で第１図に実施されて示されているが、他の実施技術も了解されるように採用することができる。

セル２４は、必ずしも含むことを要求されないが、セルの論理的状態を表わす電気特性を確立する不揮発性デバイスを含み得る。１つの典型的な不揮発性デバイスは従来の５ＮＯ８ｈランジスタである。１つの状態において、５ＮＯＳトランジスタのメモリ窒化層に負の電荷が蓄積又はプログラムされ、他方の状態において、メモリ窒化層に正の電荷が蓄積（負電荷の消去）される。１つの状態において、５ＮＯ８Ｉ−ランジスタはビットライン導線２２から電流を導き、他方の状態において、５ＮＯ８ｔ−ランジスタ又はビットライン導線から電流を導かず、これによりセルの電流導電及び非導電論理的状態を確立する。

セル２４の５ＮＯ３）ランジスタによって流される電流の量はメモリ窒化層に蓄積されている電荷の量に従って変化する。メモリ窒化層は、経時のメモリ窒化層からの電荷のもれに因り、その寿命の終りよりも５ＮＯＳトランジスタの寿命の初めにおいてより大きな量の電荷を蓄積する。従って、寿命の初めにおいては、寿命の終りよりも多くの電流がその導電論理的状態においてセルによって流される。非導電論理的状態におけるセルによって引かれる小さな量の電流は寿命の初め及び寿命の終りにおいて両方共殆んど等しい。

可変ビットライン電流を正確に検知する上での困難さは予充電トランジスタ２６等のビットライン予充電手段の使用によって実質的に減少する。ビットライン導線２２は予充電トランジスタ２６によって各個別セル検知サイクルの初めにおいて所定の高電圧レベルに充電される。第２図に示されているように、予充電トランジスタ２６の導電率は、図示されていない従来の手段によってトランジスタ２６のゲート端子に適用されている予充電制御信号２８によって制御される。

予充電制御信号２８（第２図）は検知サイクルの開始において低１ノベルに至り、これによりｌ・ランジスタ２６がビットライン導線２２を正の電源３０の電圧レベル（Ｖｃｃ）の近くに充電せしめるパルスである。ビットライン導線２２の電圧又は信号３１が電源３０のレベルに達する所定時間の後、予充電制御信号２８は高レベルに戻り、これによりトランジスタ２６の導通を終端せしめる。するとビットライン導体２２はセルの論理的状態を示すレベルまで自由に減衰する。

ビットライン導線が前に（第２図の前のサイクル部分に示されている２つのレベル３１によって表わされる）高レベルにあるかあるいは低レベルにあるかに拘らず、ビットライン導線２２は予充電制御パルスの終端に先立ち正の電源のレベルに到達する。その後、ビットライン導体の電圧は減衰を開始する。セルが非導電論理的状態にある場合、減衰の量はセグメント３１ａによって示されるように比較的小さい。セルが導電論理的状態にある場合、減衰の量は２つのセグメント３１ｂ及び３１ｃによって示されるように比較的大きい。セグメント３１ｂは５ＮＯ３Ｉ−ランジスタがより小さな電流を流す寿命の終り条件を示しており、ビットライン導線の電圧減衰の量はより小さい。セグメント３１ｃは５ＮＯ３）ランジスタによってより大きな電流が流される寿命の初め条件を示しており、ビットライン導線の電圧減衰の量はより大きい。

５ＮＯ３）ランジスタの寿命の初め又は寿命の終り条件のどちらにおいても、あるいはビットライン電流の有意な可変性の他の条件の下で、ビットライン導線減衰特性はセルの導電論理的状態と非導電論理的状態を確実に区別するために、ビットライン導線が予充電されて後十分に予想可能となっている。ビットライン導線の予充電は又、ビットラインキャパシタンスの可変電流効果を実質的に低下せしめる効果を有しており、これによりセルの論理的状態の検知の信頼性を増大せしめる。

検知増幅器２０の第１段増幅はトランジスタ３２．３４．３６及び３８によって達成される。トランジスタ３２．３４．３６及び３８はそれらのソース及びトレインを正の電源３０　（Ｖｃｅ）と基準又は負の電源４０（Ｖｃｅ）との間でカスケード構成の形で直列に接続せしめている。ビットライン導線２２はトランジスタ３２及び３４のソース及びドレインの接合点にそれぞれ接続されている。トランジスタ３２のゲートはビットライン導線２２の電圧を限定するために負の電源４０に接続されている。ケイ素の形で実施されているトランジスタ３２の寸法はそれが供給する電流の量を設定している。

セル２４が非導電論理的状態にある時、トランジスタ３２は所定量の電流をトランジスタ３４．３６及び３８に供給し、且つビットライン導線２２には殆んど電流を供給しない。トランジスタ３２によって流される電流の所定量はセルの５ＮＯ９）ランジスタが寿命の終りに近づいた時にセル２４が導電論理的状態において流す電流の量と殆んど同じ量である。トランジスタ３２からの電流をこのレベルに確立することにより、導電論理的状態にあるセル２４によって流される電流さえもトランジスタ３２によって供給される電流に対して相対的に有意となり、これにより導電論理的状態の検出がより確実に達成される。

トランジスタ３８は、トランジスタ３６を流れる電流を限定するために且つトランジスタ３６が妥当な寸法となるようにするために、そのゲート端子をそのドレインに接続せしめている。トランジスタ３８によって流される一定電流の所定量はケイ素の形で実施されているその寸法によって確立され、この所定の一定の電流はセルが非導電論理的状態にある時のトランジスタ３２によって流される電流の量の約半分である。

トランジスタ３４及び３６はそれらのゲート端子４２及び４４に別の且つ異なった基準バイアス信号をそれぞれ受ける。端子４２及び４４における基準信号は従来の電圧源（図示せず）によって供給され、これらの信号の大きさはトランジスタ３４及び３６をバイアスして以下に述べられる機能性を達成するように選択されている。

基準信号４２の大きさはビットライン導線２２に存在する通常の作動電圧の少なくとも１しきい電圧となるように選択されている。ビットライン導線の通常の電圧は予充電トランジスタ２６及びセル２４が非導電状態にある時のトランジスタ３２によって確立される。基準信号４２を通常のビットラインレベル以下の少なくとも工しきい値に構成することによりトランジスタ３４はセル２４が非導電論理的状態にある時に通常は導電状態になり、トランジスタ３４はセル２４が導電論理的状態にある時に実質的に非導電状態となる。導電論理的状態において、ビットライン導線２２の電圧はトランジスタ３２からビットライン導線２２を通り電流導通セルに至る電流の転流の故に下降する。トランジスタ３４のソース−ゲート電圧は前記１しきいレベルの下に下降し、トランジスタ３４は実質的により低い導電状態あるいは非導電状態になる。セル２４が非導電論理的状態にある時、ビットライン導線２２の電圧は、電流がトランジスタ３２からセル２４に転流しないため実質的に下降しない。トランジスタ３４のゲート−ソース電圧はこの１しきいレベルあるいはこの工しきいレベルの上にとどまり、トランジスタ３４はその導電性を維持する。斯くして、トランジスタ３４は電流がビットライン導線２２を通して流れる時に導電状態から非導電状態に変化する。

端子４４における基準バイアス電圧はトランジスタ３６をバイアスしてノード４６における広い範囲の電圧にわたって一定電流を維持するように選択される。

電圧の２つの所定レベルの一方は箪１段トランジスタによってノード４６において確立される。ノード４６における２つの所定電圧レベルの高い方はビットライン導線２２がセル２４に電流を流さず且つトランジスタ３４が上記で説明したように導電状態になった時にトランジスタ３６によって維持される。ノード４６における２つの所定レベルの低い方は、ビットライン導線２２が電流をセルに流し且つトランジスタ３４が上記で説明したように非導電状態になった時にトランジスタ３６によって維持される。ノード４６における所定電圧のこれら２つのレベルの有意性はトランジスタ４８．’５０及び５２を含んでいる検知増幅器２０の第２段増幅に関連して理解される。

トランジスタ４８及び５２はそのゲート端子をノード４６において共通に接続せしめている。検知増幅器２０の出力端子、即ちノード５６はトランジスタ４８及び５２のソースの共通の接合点に定位されている。出力ノード５６は等偏手段、好ましくはトランジスタ５０を通してトランジスタ４８及び５２の入力端子、即ちノード４６に選択的に接続されている。等価制御信号又はパルス（第４図）はトランジスタ５０の導電性を制御するためにトランジスタ５０のゲート端子５８において適用される。トランジスタ５０が等価制御パルス５８が第２図に示されているように高い時の期間中に導電性である時、ノード４６及び５６は基本的に接続即ち短絡されている。トランジスタ５０が等価制御パルス５８が低レベルに戻った後非導電状態の時、ノード４６及び５６は断接され、それら自身の異なったレベルの自由に到達する。トランジスタ５０を例外として、トランジスタ４８及び５２は典型的な反転構成の形に接続されている。

トランジスタ４８及び５２によって形成された反転増幅器に対して認識されるように、入力及び出力端子の短絡接続によってトランジスタ４８及び５２は高利得点を取る。この高利得点は、出力信号が高信号と低信号との間の中間状態にあるが、入力信号における非常に小さな変化によって出力信号の高いあるいは低い状態への即座の変化をもたらす反転接続トランジスタの伝達特性上の点である。

出力端子５６を等価トランジスタ５０によって入力端子４６に選択的に短絡せしめることにより、トランジスタ４８及び５２は高利得点が確立され、ノード４６における高利得点バイアスレベルが確立される。ノード４６における高利得バイアスレベルは、第２図に示されるようにセルが導電及び非導電論理的状態にある時に第１段トランジスタ３２，３４．３６及び３８によってノード４６において形成される２つの所定バイアスレベルの間にある。

等価トランジスタ５０が導電状態にある時、ノード４６における等価トランジスタ５０によって確立される高利得バイアスレベル電圧は第１段トランジスタによってノード４６において確立されたであろうバイアス電圧を上回る。等価制御信号パルス５８が低レベルに戻る際、等価トランジスタ５０は導通を停止し、ノード４６における電圧は第１段トランジスタによって確立された２つのバイアスレベルの一方をとる。セル２４が非導４電論理的状態にある場合、ノード４６における電圧は等価ｉ・ランジスタが導電状態にある時に確立された高利得点バイアス電圧よりもいくらか高いレベルをとる。これらの条件の下でノード４６における上昇した電圧レベルはトランジスタ４８の導電性を低下せしめ且つトランジスタ５２の導電性を増大せしめるため、第２図に示されているようにノード５６における出力信号を低レベルに駆動する。セル２４が導電論理的状態において電流を流している場合、ノード４６において確立された電圧レベルは等価トランジスタらの条件の下でのノード４６におけるより低い電圧レベルによってトランジスタ４８の導電性が低下し且つトランジスタ５２の導電性が増大するため、ノード５６における出力信号が高レベルに駆動される。

トランジスタ４８及び５２の感度によってノード４６における電圧の比較的小さな変化はノード５６における出力信号のりベルにおける比較的大きく且つ急速な変化をもたらす。トランジスタ３４及び３６が、セル２４の非導電及び導電論理的状態においてそれぞれ、高利得バイアス点の幾らか上及び幾らか下のレベルをノード４６に提供するようにトランジスタ３４及び３６の基準バイアス電圧を調整することにより、ノード５６における出力信号は状態を非常に急速に変化せしめる。従って、ノード５６における出力信号はセル２４の論理的状態を表わす増幅されたレベルに非常に急速に達成し、これによりセル２４からデータを読み出すためのアクセス時間を改善する。

ビットライン導線を予充電し、且つビットライン導線が減衰を開示した後の所定の時間（第２図に示されているように予充電信号パルス２８の終端と等価制御パルス５８の終端との時間遅延によって表わされる）だけその状態を検知することにより、ビットラインキャパシタンスを充電することによって生じる遅延及び不確実性が避けられる。セル２４の５ＮＯＳトランジスタからあるいは他の原因からの低下した電流の変化し得る効果も、ビットライン電流は先ず予充電された後減衰を開示した後にビットライン電流を検知することにより、且つトランジスタ３２．３４．３６及び３８を通る通常電流を５ＮＯ９）ランジスタによって流される寿命の終りの電流に実質的に一致せしめることにより避けられる。寿命の初めの電流はかなり高いため、ビットライン導線２２の電圧レベルは寿命の終りにおけるよりも検知サイクルの初期において下降する。しかしながら、寿命の初め又は寿命の終りの両方の場合において、あるいはビットライン電流に有意な可変性が存在する他の状況において、電圧はビットライン導線２２のの十分なレベルだけ下降するため、セル２４の論理的状態は確実に検知することができる。最後に、ビットライン導線を予充電し、トランジスタ４８及び５２の入力及び出力信号を高利得バイアス点に等しくシ、この後、均等化を解除して第１段トランジスタが第２段トランジスタへの入力信号を確立するように配慮することにより、過渡又は不確定な出力信号がセル２４の論理的状態に対応する正しい出力レベルに達成するに先立ちノード５６に現われるという問題が避けられる。アクセス時間の減少もまた達成されるが、これは過渡状態が正しい信号が検知増幅器２０から与えられる前に消えるようにするのに時間遅延が不要である故である。

本発明のシングルエンド検知増幅器の好ましい実施例、及びその幾つかの改良点、がある程度の特殊性をもって述べられてきた。しかしながら、この説明は好ましい実施例によってなされたこと、及び本発明自体が付記された請求の範囲によって規定されることが了解されるべきである。

補正書の翻訳文提出書（特許法第１８４条の８）

Claims

【特許請求の範囲】

１．各々がビットライン導線から電流を導くことにより第１論理的状態を表わし且つ上記ビットライン導線から電流を導かないことにより第２論理的状態を表わす複数のメモリセルを有する型式のメモリアレイの上記ビットライン導線に接続されているシングルエンド検知増幅器において、上記ビットライン導線に接続されており且つ上記メモリセルが一方の論理的状態において電流を導く時にあるノードにおいて所定レベルで第１バイアス信号を確立し、且つ上記メモリセルが他方の論理的状態において上記ビットライン導線から電流を導かない時に上記ノードにおいて異なった所定レベルにある第２バイアス信号を確立するための第１段増幅手段、及び上記ノードに接続されており且つ上記ノードにおける上記第１及び第２バイアス信号の所定レベルに所定様式で関連する２つの所定レベルを有する出力信号を上記検知増幅器の出力端子に供給するべく上記第１及び第２バイアス信号に応答するように作動する第２段増幅手段を含み、上記第２段増幅手段が、上記ノードにおける信号の比較的小さな変化が上記出力信号に上記２つの所定レベルの間で変化させ、上記ノードにおける上記第１及び第２バイアス信号の所定レベルの間の中間である高利得バイアス点を有し、且つ上記第２段増幅手段が、上記ノードにおいて上記高利得バイアス点に確立するために且つ上記ノードにおいて上記第１又は第２バイアス信号にオーバライドするために上記ノードと上記出力端子とを選択的に接続するための且つこの後、上記第１又は第２バイアス信号の所定レベルが上記第２増幅手段を駆動して上記第１又は第２バイアス信号に関連する出力信号を供給せしめるために上記ノードと上記出力端子とを選択的に断接するための等化手段を含むことを特徴とするシングルエンド検知増幅器。
２．上記第１増幅手段が、上記ビットライン導線に接続されている電流供給手段であって、所定供給電流を供給するための電流供給手段、及び上記ビットライン導線並びに上記ノードに接続されており且つ上記所定の供給電流を受け且つ上記第１論理的状態において上記電流供給手段からの上記セル導通電流によって確立された上記ビットライン導線の電圧に応答して上記ノードにおいて上記第１バイアス信号を形成するように作動し且つ又上記第２論理的状態において上記電流供給手段からの上記セル非導通電流によって確立された上記ビットライン導線の電圧に応答して上記ノードにおいて上記第２バイアス信号を形成するように作動し、上記第１バイアス信号は上記第２バイアス信号の所定レベルよりも小さい所定レベルを有する手段を含むことを特徴とする請求の範囲１に記載の検知増幅器。
３．上記第１及び第２バイアス信号を形成するための上記手段が更に、上記ビットライン導線と上記ノードとの間に接続されており且つ上記電流供給手段から電流を導くように且つ上記第２論理的状態においてセル非導通電流に因って上記ビットライン導線上の電圧が高レベルを保つ時に上記ノード上に上記第２バイアス信号を確立するようにバイアスされており且つ上記第１論理的状態において上記セル導通電流に因って上記ビットライン導線上の電圧が低下する時に上記電流供給手段から電流を導かないようにバイアスされている第１トランジスタ、及び上記ノードに接続されており且つ上記ノードから電流を導き且つ上記第１トランジスタが導通しない時に上記ノードに上記第１バイアス信号を確立するようにバイアスされている第２トランジスタを含むことを特徴とする請求の範囲２に記載の検知増幅器。
４．更に、上記第２トランジスタと基準ポテンシャルとの間に接続されている定電流供給手段を含むことを特徴とする請求の範囲３に記載の検知増幅器。
５．上記第２増幅手段が、共通端子を上記出力端子に共に接続し且つそれらの入力端子を上記ノードにおいて共通に接続している一対のトランジスタを含み、且つ上記等化手段が、上記出力端子と上記ノードとの間に接続されており且つ導電状態の時に上記ノードと上記出力端子に実質的に同一の高利得バイアス点信号を確立するように選炭的に制御されている等化トランジスタを含むことを特徴とする請求の範囲２に記載の検知増幅器。
６．更に、上記ビットライン導線に接続されており且つ上記ビットライン導線上の電圧を上記等化手段が上記ノードと上記出力端子を断接する前に所定レベルに上昇して、上記出力信号を確立するように作動可能な予充電手段を含むことを特徴とする請求の範囲１に記載の検知増幅器。
７．上記予充電手段が所定時間にわたって所定レベルの電圧を上記ビットライン導線に適用し且つその後、上記ビットライン導線への上記電圧の適用を停止して、上記ビットライン導線が上記セルの論理的状態を表わすレベルまでの減衰を開始し、且つ上記等化手段及び上記予充電手段がほぼ同じ時間において作動可能となり且つ上記等化手段が上記予充電手段が上記ビットライン導線への所定電圧の適用を停止した後所定の遅延時間だけ上記ノードと上記出力端子とを断接することを特徴とする請求の範囲６に記載の検知増幅器。
８．上記所定遅延時間が上記ビットライン導線上の電圧が上記セルの上記論理的状態を表わすレベルヘの減衰を行わしめるのに十分であることを特徴とする請求の範囲７に記載の検知増幅器。
９．上記メモリセルが上記ビットライン導線から電流を引いて上記セルの一方の論理的状態を確立するＳＮＯＳデバイスを含んでおり、且つ上記ＳＮＯＳデバイスによって引かれた電流の量が経時的に減少し、且つ上記所定時間遅延が、上記ビットライン導線上の電圧が、上記第１増幅手段が十分に異なった第１及び第２バイアス信号を形成してこれにより上記ＳＮＯＳデバイスがその寿命の終りに近づいた時でさえも上記第２増幅手段が上記出力信号を形成できるように応答するレベルまで減衰するのに十分であることを特徴とする請求の範囲８に記載の検知増幅器。
１０．各々がビットライン導線から電流を導くことにより第１論理的状態を表わし且つ上記ビットライン導線から電流を導かないことにより第２論理的状態を表わす複数のメモリセルを有する型式のメモリアレイのビットライン導線に接続されているシングルエンド検知増幅器において、上記ビットライン導線に接続されており且つ上記ビットライン導線上の電圧を所定レベルに上昇せしめ且つその後、上記ビットライン導線を解除して、これにより上記セルが電流を導いているか否かによって決定され且つ上記セルの論理的状態を表わす電圧レベルをとるように作動可能な予充電手段、及び上記ビットライン導線に接続されており且つ上記ビットライン導線上の電圧が減衰した程度を検知するために且つ上記ビットライン導線上の電圧が減衰した程度によって決定される上記セルの論理的状態を表わす出力信号を供給するために上記予充電手段が上記ビットライン導線を解除した後所定遅延時間だけ作動可能な増幅手段を含むことを特徴とするシングルエンド検知増幅器。
１１．上記所定遅延時間が上記ビットライン導線上の電圧が上記セルの論理的状態を表わすレベルに減衰できるように十分であることを特徴とする請求の範囲１０に記載の検知増幅器。
１２．上記メモリセルが上記ビットライン導線から電流を導いて上記セルの一方の論理的状態を確立するＳＮＯＳデバイスを含んでおり、且つ上記ＳＮＯＳデバイスによって導かれた電流の量が経時的に減少し且つ上記所定時間遅延が、上記ビットライン導線上の電圧が、上記ＳＮＯＳデバイスがその寿命の終りに近づいた時でさえも上記２つの論理的状態において十分に異なったレベルに減衰できるように十分であることを特徴とする請求の範囲１１に記載の検知増幅器。
１３．上記増幅手段が、上記ビットライン導線に接続されており且つ上記メモリセルが一方の論理的状態において電流を導く時にあるノードにおいて所定レベルにおいて第１バイアス信号を確立するための且つ上記メモリセルが他方の論理的状態において上記ビットライン導線から電流を導かない時に上記ノードにおいて異なった所定レベルにある第２バイアス信号を確立するための第１段増幅手段上記ノードに接続されており且つ上記ノードにおける上記第１及び第２バイアス信号の所定レベルに所定様式で関連する２つの所定レベルを有する出力信号を上記検知増幅器の出力端子に供給するべく上記第１及び第２バイアス信号に応答するように作動する第２段増幅手段を含むことを特徴とする請求の範囲１２に記載の検知増幅器。
１４．上記第２段増幅手段が、上記ノードにおける信号の比較的小さな変化によって上記出力信号が上記２つの所定レベルの間で変化する高利得バイアス点であって、上記ノードにおける上記第１及び第２バイアス信号の所定レベルの間の中間である高利得バイアス点を有し、且つ上記第２段増幅手段が、上記ノードにおいて上記高利得バイアス点を確立するために且つ上記ノードにおいて上記第１又は第２バイアス信号にオーバライドするために上記ノードと上記出力端子とを選択的に接続するための且つこの後、上記ノードにおいて上記第１段増幅手段によって確立される上記第１又は第２バイアス信号の所定レベルが上記第２段増幅手段を駆動して上記ノードに存在する上記第１又は第２バイアス信号に関連する出力信号を供給せしめるために上記ノードと上記出力端子とを選択的に断接するための等化手段を含むことを特徴とする請求の範囲１３に記載の検知増幅器。