JPH0451097A - フレームバッファ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、グラフィックデイスプレィ等のグラフインク
表示システムにおけるフレームバッファに関するもので
ある。

〔従来の技術〕

以下図面を用いて、従来のグラフインク表示システムに
おけるフレームバッファを説明する。

従来のフレームバッファでは、マルチウィンドウの高速
化、特にＢｉｔＢＬＴ（ビットブロックトランスファー
）の高速化のために画像メモリをプレーン単位に分割し
、プレーンごとにフレームバッファコントローラ（以下
、ＦＢＣと記述する）により、制御を行っている。第３
図が従来のフレームバッファの実施例を示すもので、画
像メモリは３００−１のプレーン＃１から３００−ｍの
プレーン＃ｍに分割され、それぞれに１００１から１０
０−ｍのＦＢＣが接続され独立に制御されている。この
構成では１ピクセル（画素）はプレーンの奥行き方向に
対して定義され、ｍビットの色および探度情報を持って
いる。またＦＢＣと各プレーンとの間はｎビット単位で
データの転送が行われる。前述の１３ｉｔＢＬＴにおけ
る画像のコピーの場合、各プレーンを独立かつ並列に動
作させることができるため１メモリサイクルで最大ｎ画
素（ｎＸｍビット）が転送できるため高速動作が可能に
なる。

〔発明が解決しようとする！ｉｌｌり ＣＲＴ表示技術においては、解像度の制約から発生する
直線の階段表示（ジャギーとも言う）の問題があり、ラ
インスムージング技術により回避している。ラインスム
ージング技術については、本出願人より先に出願された
特願平１−２２９８５１号に記述されている。

前記ラインスムージング技術においては、フレームバッ
ファの書き込み時に、既に書き込まれているデータと新
たに書き込むデータの間でピクセル単位に算術演算が必
要である。

以下図面により従来技術の問題点を示す。第３図におい
て１００−１から１００−ｍの各ＦＢＣはピクセル単位
にデータを操作することができない。したがって、ピク
セル単位の算術演算をするためには、−旦ＦＢＣを介し
て３０（１−１から３００−ｍの画像メモリからフレー
ムバッファ外に画像データを読みだしてフレームバッフ
ァ外に設けられたＡＬＵにより書き込みたいデータとの
間で算術演算を行いその結果を、ＦＢＣを介して画像メ
モリに書き戻す必要があり、処理に時間がかかる。さら
に、データの流れる方向が変化するためにバイブライン
動作による高速化ができないという欠点があり、高速な
表示をできないという問題点があった。

〔課題を解決するための手段〕

本発明では、前記問題点を解決するために前記ＦＢＣ内
に、複数のＡＬＵ　（算術および論理演算機構）と、そ
のＡＬｔＪに他のＦＢＣ内のＡＬＵからキャリを入力す
る手段、および他のＦＢＣのＡＬＵにキャリを出力する
手段を備えて、各フレームバッファコントローラ間でキ
ャリを伝搬させるようにしたフレームバッファを構成す
る。

〔作用〕

画像メモリから読み出された複数ビットのデータは、１
ビツトずつ別のＡＬＵに入力される。書き込みデータも
１ビツトずつＡＬＵに入力される。

ＡＬＵは、この２つのデータと他のＦＢＣ内のＡＬＵか
ら入力されるキャリを使用してあらかしめ設定された算
術演算を行いキャリを他のＦＢＣ内のＡＬＵに対して出
力する。各ＦＢＣ間のキャリ伝搬が終わった時点で演算
結果が画像メモリに書き込まれる。これらの一連の動作
は画像メモリに−ｍ的に使用されるＤＲＡＭのリード・
モディフアイ・ライト機能を使用することで１メモリサ
イクルで行われる。

〔実施例〕

以下図面により本発明の詳細な説明する。

第１図が本発明の実施例で構成したグラフィック表示シ
ステムで１ａが本発明の実施例のフレームバッファであ
り、第２図が第１図の１０（１−１から１００−ｍのＦ
ＢＣの内部ブロックを示した図である。

第１図において、２００はピントマツプコントローラ（
ＢＭＣ）で、図形情報をピクセルに展開してＦＢＣに対
して画像メモリに対する書き込み情報を与える。また、
前記ＢＭＣは３ｉｔＢＬＴ時に転送元アドレスと転送先
アドレスを与える。

１ｂの画像メモリは、３００−１から３００−ｍのプレ
ーンに分割されており、各プレーンに１つずつ１００−
１から１００−ｍのＦＢＣが設けられている。

画像メモリに対してピクセル単位に算術演算の加算を行
う場合、 ■第２図において、書き込むデータを１０２ライトデー
タプロセツサ（ＷＤＰ）に書き込む、前述のラインスム
ージング技術では、このデータは、ピクセルに対して加
算したい揮度値である。ＷＤＰは、そのＦＢＣがＩ旦当
するプレーンンが前記ピクセルのどのピント位置に対応
するかによって、次に続く画像メモリの書き込みサイク
ルで、対応するビットのデータを１０１−１から１０１
−ｎのＡＬＵに与える。

■書き込みたいピクセルの画像メモリ上のワードアドレ
スを６０１のアドレスバスを介してメモリコントローラ
（ＭＣ）１０３に、また、メモリワードのどのビット位
置に書き込むかの情報をｎビ・７トのデータバス６０２
から前記各ＡＬＵに与える。

■ＭＣは、与えられたアドレスから画像メモリのアドレ
スを発生して画像メモリからｎビットのデータを読み出
して、１ビツトずつ別々に前記各ＡＬＵに与える。

■前記各ＡＬＵは、■から■で与えられた３つのデータ
と、他のＦＢＣ内のＡＬＵから入力されるキャリにより
、演算ファンクションに従って画像メモリに書き込むデ
ータを算出すると同時に桁あぶれをキャリとして他のＦ
ＢＣに出力する。前記演算ファンクションは、以下のよ
うに定義され、あらかしめ前述のＢＭＣから設定される
ものである。

Ｄ＝　　　　１ＭｘＦＡＬＵ　　（ｄ、　　ｓ、　　ｃ
）十！　ＩＭＸＲＡＬＵ　（ｄ、ｓ、ｃ）ここ、で、Ｄ
は、ＡＬＵから画像メモリに出力されるデータ、ＩＭは
マスク情報としてＡＬＵに与えられたデータ、ＩＩＭは
ＩＭの論理否定（Ｎ。

Ｔ）、Ｓは画像メモリに書かれていたデータ、Ｃは入力
されるキャリであり、ＦＡＬＵおよびＲＡＬＵは前記ｄ
、ｓ、ｃにより定義される演算式で表されるもので、本
実施例の加算書き込みでは、ＦＡＬＵ　（ｄ、ｓ、ｃ）
　　−ｄ＋ｓ＋ｃＲＡＬＵ　（ｄ、ｓ、ｃ）　　＝　　
ｓであるが、加減算および論理演算の組合せが可能であ
る。

■各プレーンが並行して■から■の動作を行い、キャリ
が各プレーンのＦＢＣを伝搬して、伝搬遅延時間後に画
像メモリに書き込むデータが確定する。

■ＭＣは、■のデータ確定を待って前記各ＡＬＵの出力
を画像メモリに書き込む。

■カラ■の一連の動作により、ピクセルへの加算書き込
みが実現できる。この書き込みは１メモリサイクルで１
ピクセルが行われ、さらにこの動作が書き込み源である
ＢＭＣから見てデータが位置方向に流れることからパイ
プライン動作が可能となる。

〔発明の効果〕

以上のように本発明によれば、画像メモリへの算術演算
書き込みが高速にできるフレームバッファが提供できる
。

本発明のフレームバッファを使用してグラフィック表示
システムを構成することで、高速で見やすいグラフィッ
ク表示を提供できる。

【図面の簡単な説明】

第１図および第２図は、本発明の詳細な説明するための
図で、第１図は、実施例を使用したグラフィック表示シ
ステムのブロック図、第２図は実施例の一部を詳細に示
したブロック図である。 第３図は、従来技術を説明すための図で、従来技術のフ
レームバッファのブロック図である。 １ａ：本発明の実施例のフレームバッファ１ｂ：画像メ
モリ １００ｉ〜ｔｏｏ−ｒｎｓフレームバッファコントロー
ラ（ＦＢＣ”） ２００：ビットマツプコントローラ（ＢＭＣ）３００−
１〜３００−ｍニプレーンに分割された画像メモリ ４００：ＤＡ変換器 ５００：ＣＲ７表示装置 ６００：フレームバッファ書き込みバス１０１−１〜１
０１−ｎ：ＡＬＵ １０２ニライトデータプロセツサ（ＷＤＰ）１０３：メ
そりコントローラ（ＭＣ＞ ６０１ニアドレスバス ６０２：データバス Ｔｏｏ：ＡＬＵ 以上

Claims (1)

1. 【特許請求の範囲】 グラフィック表示システムに使用されるフレームバッフ
   ァで、 複数のプレーンを持ち、かつ並列動作で高速化するため
   に各プレーンに１つずつフレームバッファコントローラ
   をつけて制御するフレームバッファにおいて、 前記フレームバッファコントローラ内に、複数のＡＬＵ
   （算術および論理演算機構）と、そのＡＬＵに他のフレ
   ームバッファコントローラのＡＬＵからキャリを入力す
   る手段、および他のフレームバッファコントローラのＡ
   ＬＵにキャリを出力する手段を備えて、 各フレームバッファコントローラ間でキャリを伝搬させ
   ることで、各プレーンを独立かつ並列に動作させながら
   、画像メモリに既に存在するデータと、外部から入力さ
   れるデータの間でピクセル単位に算術演算を行い、その
   結果を画像メモリに書き込むことを特徴とするフレーム
   バッファ。