JPH0451520A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0451520A JPH0451520A JP16033490A JP16033490A JPH0451520A JP H0451520 A JPH0451520 A JP H0451520A JP 16033490 A JP16033490 A JP 16033490A JP 16033490 A JP16033490 A JP 16033490A JP H0451520 A JPH0451520 A JP H0451520A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概 要〕
臭素（Ｂｒ）系ガスによるドライエツチング方法の改善
に関し、 臭素系ガスを反応ガスとして高精度にパターンニングし
て、汚染やダメージをなくすることを目的とし、 導電層ないし導電基板を臭素または臭素化合物ガスを含
む反応ガス番こよってエツチングする工程と、次いで、
弗素ガスまたは弗素化合物ガスまたは弗酸含有溶液によ
って前記導電層ないし導電基板を表面処理する工程とを
有することを特徴とする。
に関し、 臭素系ガスを反応ガスとして高精度にパターンニングし
て、汚染やダメージをなくすることを目的とし、 導電層ないし導電基板を臭素または臭素化合物ガスを含
む反応ガス番こよってエツチングする工程と、次いで、
弗素ガスまたは弗素化合物ガスまたは弗酸含有溶液によ
って前記導電層ないし導電基板を表面処理する工程とを
有することを特徴とする。
高分子膜が選択的に表面に形成されてなる導電層ないし
導電基板の該導電層ないし導電基板表面を臭素または臭
素化合物ガスを含む反応ガスによってエツチングする工
程と、 次いで、弗素ガスまたは弗素化合物ガスと酸素ガスとを
ともに含有してなるガスによって前記高分子膜をアッシ
ング除去する工程とを有することを特徴とする。
導電基板の該導電層ないし導電基板表面を臭素または臭
素化合物ガスを含む反応ガスによってエツチングする工
程と、 次いで、弗素ガスまたは弗素化合物ガスと酸素ガスとを
ともに含有してなるガスによって前記高分子膜をアッシ
ング除去する工程とを有することを特徴とする。
〔産業上の利用分野］
本発明は半導体装置の製造方法のうち、臭素（Ｂｒ）系
ガスによるドライエツチング方法の改善に関する。
ガスによるドライエツチング方法の改善に関する。
半導体装置の製造方法においては、高精度にパターンニ
ングの可能なドライエンチング法が使用されており、そ
のうちのシリコンのエツチングに好適な臭素系ガスによ
るエツチング方法に関している。
ングの可能なドライエンチング法が使用されており、そ
のうちのシリコンのエツチングに好適な臭素系ガスによ
るエツチング方法に関している。
〔従来の技術と発明が解決しようする課題〕ドライエツ
チング法として、例えば、エツチングの方向性をもった
反応性イオンエツチング（ＲＩ Ｅ ； Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｃｈｉｎｇ ）法が汎用されており、
それは異方性エツチングが半導体デバイスにおけるパタ
ーンの高精度化に適しているからである。そのＲＩＥ法
において、シリコン基板やポリシリコン（ｐｏｌｙｓｉ
ｌｉｃｏｎ）などのシリコン材料をエツチングするため
の反応ガスとして弗素（Ｆ）系ガスや塩素（ＣＩ）系ガ
スが用いられているが、他に、臭素（Ｂｒｚ ）や臭化
水素（ＨＢｒ）のような臭素系ガスを用いたエツチング
方法も知られている。
チング法として、例えば、エツチングの方向性をもった
反応性イオンエツチング（ＲＩ Ｅ ； Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｃｈｉｎｇ ）法が汎用されており、
それは異方性エツチングが半導体デバイスにおけるパタ
ーンの高精度化に適しているからである。そのＲＩＥ法
において、シリコン基板やポリシリコン（ｐｏｌｙｓｉ
ｌｉｃｏｎ）などのシリコン材料をエツチングするため
の反応ガスとして弗素（Ｆ）系ガスや塩素（ＣＩ）系ガ
スが用いられているが、他に、臭素（Ｂｒｚ ）や臭化
水素（ＨＢｒ）のような臭素系ガスを用いたエツチング
方法も知られている。
この臭素系ガスを反応ガスにすると、例えば、ポリシリ
コンをエツチングする場合、酸化シリコン（ＳｉＯ２）
とのエツチング選択比を１０倍以上に高くできて、一方
の塩素系ガスを用いた場合には、エツチング選択比が精
々３倍程度であり、そのため、更にパターンの高精度化
が可能なエツチング方法である。従って、ＭＯＳデバイ
スにおけるポリシリコン膜やポリサイド膜からなるゲー
ト電極などを微細にパターンニングするエツチング剤と
して臭素系ガスは好適なガスである。
コンをエツチングする場合、酸化シリコン（ＳｉＯ２）
とのエツチング選択比を１０倍以上に高くできて、一方
の塩素系ガスを用いた場合には、エツチング選択比が精
々３倍程度であり、そのため、更にパターンの高精度化
が可能なエツチング方法である。従って、ＭＯＳデバイ
スにおけるポリシリコン膜やポリサイド膜からなるゲー
ト電極などを微細にパターンニングするエツチング剤と
して臭素系ガスは好適なガスである。
しかし、臭素（Ｂｒｚ ）や臭化水素（ＨＢｒ）のよう
な臭素系ガスを用いてシリコン（Ｓｉ ）をエツチング
すると、臭化シリコン（ＳｉＢｒ４）が生成され、それ
がパーティクル（ｐａｒｔｉｃｌｅ ；異物粉末）とな
って基板面に付着して、基板を汚染したりダメージ（損
傷）を与えたりする欠点がある。第４図（ａ）。
な臭素系ガスを用いてシリコン（Ｓｉ ）をエツチング
すると、臭化シリコン（ＳｉＢｒ４）が生成され、それ
がパーティクル（ｐａｒｔｉｃｌｅ ；異物粉末）とな
って基板面に付着して、基板を汚染したりダメージ（損
傷）を与えたりする欠点がある。第４図（ａ）。
（ｂ）はその従来の問題点を示す図（断面図）で、まず
、同図（ａ）のように、半導体基板１上の全面にＳｉＯ
□膜２を介してポリシリコン膜３を被着し、レジスト膜
４をマスクにしてポリシリコン膜３を臭素系ガスを反応
ガスとしたＲＩＥ法でエツチングする。図の点線はエツ
チング前のポリシリコン膜３の状態を示している。そう
すると、同図（ｂ）のように、アッシング法（酸素ガス
を用いたドライエツチング法）によってレジスト膜４を
アッシング処理（灰化処理）した場合、レジスト膜４が
除去された跡に、除去されない臭化シリコンからなるパ
ーティクルＰが図のように残存する。そして、このパー
ティクルＰが半導体基板面を汚染し、ダメージを与える
ことが起こる。
、同図（ａ）のように、半導体基板１上の全面にＳｉＯ
□膜２を介してポリシリコン膜３を被着し、レジスト膜
４をマスクにしてポリシリコン膜３を臭素系ガスを反応
ガスとしたＲＩＥ法でエツチングする。図の点線はエツ
チング前のポリシリコン膜３の状態を示している。そう
すると、同図（ｂ）のように、アッシング法（酸素ガス
を用いたドライエツチング法）によってレジスト膜４を
アッシング処理（灰化処理）した場合、レジスト膜４が
除去された跡に、除去されない臭化シリコンからなるパ
ーティクルＰが図のように残存する。そして、このパー
ティクルＰが半導体基板面を汚染し、ダメージを与える
ことが起こる。
従って、臭素系ガスを反応ガスとして、ＲＩＥ法などの
ドライエツチング法によって高精度にパターンニングす
る方法は、生成物の臭化シリコンのために汚染され、高
精度化によるデバイス特性改善の利点は打ち消され、且
つ、製造歩留を低下させる結果となっている。
ドライエツチング法によって高精度にパターンニングす
る方法は、生成物の臭化シリコンのために汚染され、高
精度化によるデバイス特性改善の利点は打ち消され、且
つ、製造歩留を低下させる結果となっている。
本発明はこのような問題点を解消させて、臭素系ガスを
反応ガスとして高精度にパターンニングし、汚染やダメ
ージをなくすることを目的としたドライエツチング方法
を提供するものである。
反応ガスとして高精度にパターンニングし、汚染やダメ
ージをなくすることを目的としたドライエツチング方法
を提供するものである。
［課題を解決するための手段］
その課題は、導電層ないし導電基板を臭素または臭素化
合物ガスを含む反応ガスによってエツチングする工程と
、次いで、弗素ガスまたは弗素化合物ガスまたは弗酸含
有溶液によって前記導電層ないし導電基板を表面処理す
る工程とを有するドライエツチング法や、 高分子膜が選択的に表面に形成されてなる導電層ないし
導電基板の該導電層ないし導電基板表面を臭素または臭
素化合物ガスを含む反応ガスによってエツチングする工
程と、 次いで、弗素ガスまたは弗素化合物ガスと酸素ガスとを
ともに含有してなるガスによって前記高分子膜をアッシ
ング除去する工程とを有するドライエツチング法によっ
て解決される。
合物ガスを含む反応ガスによってエツチングする工程と
、次いで、弗素ガスまたは弗素化合物ガスまたは弗酸含
有溶液によって前記導電層ないし導電基板を表面処理す
る工程とを有するドライエツチング法や、 高分子膜が選択的に表面に形成されてなる導電層ないし
導電基板の該導電層ないし導電基板表面を臭素または臭
素化合物ガスを含む反応ガスによってエツチングする工
程と、 次いで、弗素ガスまたは弗素化合物ガスと酸素ガスとを
ともに含有してなるガスによって前記高分子膜をアッシ
ング除去する工程とを有するドライエツチング法によっ
て解決される。
即ち、本発明は、臭素系ガス（臭素または臭素化合物ガ
ス）を含む反応ガスによってエツチングし、生成された
臭化シリコンからなるパーティクルを弗素系ガス（弗素
ガスまたは弗素化合物ガス）または弗酸含有溶液による
エツチング後処理をおこなう。
ス）を含む反応ガスによってエツチングし、生成された
臭化シリコンからなるパーティクルを弗素系ガス（弗素
ガスまたは弗素化合物ガス）または弗酸含有溶液による
エツチング後処理をおこなう。
そうすると、パーティクルが除去された清浄面に高精度
パターンが形成されており、製造歩留。
パターンが形成されており、製造歩留。
デバイス特性の改善に役立つ。
以下、図面を参照して実施例によって詳細に説明する。
第１図は本発明を通用するＲＩＥ装置の要部断面図を示
しており、１１は反応チャンバ、 １２はウェハー、１
３は高周波電源（周波数１３．５６ＭＨ７） 、 １４
はステージ、１５はガス噴射ノズル、１６はガス流入口
。
しており、１１は反応チャンバ、 １２はウェハー、１
３は高周波電源（周波数１３．５６ＭＨ７） 、 １４
はステージ、１５はガス噴射ノズル、１６はガス流入口
。
１７は排気口である。ステージ１４上に被エツチング材
料のウェハー１２を載置して、ガス流入口１６に臭化水
素・（ＨＢｒ）ガスを流入させ、排気口１７から排気し
て反応チャンバ１１の内部をＨＢｒガス量が数Ｔ。
料のウェハー１２を載置して、ガス流入口１６に臭化水
素・（ＨＢｒ）ガスを流入させ、排気口１７から排気し
て反応チャンバ１１の内部をＨＢｒガス量が数Ｔ。
ｒｒないし数十Ｔｏｒｒの減圧度にして、例えば、ポリ
シリコンをエツチングする。
シリコンをエツチングする。
また、第２図は本発明を適用するアッシング（ａｓｈｉ
ｎｇ）装置の要部断面図を示しており、本装置はダウン
フロー形であり、この形はウェハーにダメージを与える
ことの少ない方式である。図中の記号２０はプラズマ発
生室、 ２１はアッシング室で、プラズマ発生室２０に
ガス流入口２５から酸素（０□）ガスを流入させ、高周
波電源２３を印加することによってプラズマ化し、その
プラズマガスをアッシング室２１に導く。導入には排気
口２６から排気するとガスはアッシング室２１に流れて
、アッシング室２１のステージ２４上に載置したウェハ
ー２２面のレジスト膜を灰化処理される。そして、本発
明にかかる処理方法は、ガス流入口２５から酸素（０□
）ガスを流入させる際に、フレオン（ＣＦ、）ガスを同
時に流入させて、パーティクルと反応させて除去するも
のである。
ｎｇ）装置の要部断面図を示しており、本装置はダウン
フロー形であり、この形はウェハーにダメージを与える
ことの少ない方式である。図中の記号２０はプラズマ発
生室、 ２１はアッシング室で、プラズマ発生室２０に
ガス流入口２５から酸素（０□）ガスを流入させ、高周
波電源２３を印加することによってプラズマ化し、その
プラズマガスをアッシング室２１に導く。導入には排気
口２６から排気するとガスはアッシング室２１に流れて
、アッシング室２１のステージ２４上に載置したウェハ
ー２２面のレジスト膜を灰化処理される。そして、本発
明にかかる処理方法は、ガス流入口２５から酸素（０□
）ガスを流入させる際に、フレオン（ＣＦ、）ガスを同
時に流入させて、パーティクルと反応させて除去するも
のである。
次に、第３図（ａ）〜（Ｃ）は本発明にかかるドライエ
ツチング方法の工程順断面図で、本例はゲート電極のパ
ターンニング方法の例である。まず、第３図（ａ）に示
すように、半導体基板１上にトランジスタ形成領域を画
定するフィールド絶縁膜６を形成し、トランジスタ形成
領域にゲート絶縁膜５を生成したのち、膜厚数千人のポ
リシリコンからなるゲート電極７を被着し、その上にレ
ジスト膜８を選択的に被覆する。
ツチング方法の工程順断面図で、本例はゲート電極のパ
ターンニング方法の例である。まず、第３図（ａ）に示
すように、半導体基板１上にトランジスタ形成領域を画
定するフィールド絶縁膜６を形成し、トランジスタ形成
領域にゲート絶縁膜５を生成したのち、膜厚数千人のポ
リシリコンからなるゲート電極７を被着し、その上にレ
ジスト膜８を選択的に被覆する。
次いで、第１図に示すＲＩＥ装置に半導体基板（ウェハ
ー）を装入し、第３図（ｂ）に示すように、臭化水素（
ＨＢｒ）ガスを流入させて、レジスト膜８をマスクにし
てゲート電極７をリアクティブイオンエツチングする。
ー）を装入し、第３図（ｂ）に示すように、臭化水素（
ＨＢｒ）ガスを流入させて、レジスト膜８をマスクにし
てゲート電極７をリアクティブイオンエツチングする。
その時、レジスト膜８の側面などに臭化シリコンからな
るパーティクルｐが付着する。
るパーティクルｐが付着する。
次いで、第２図に示すアッシング装置に半導体基板を装
入し、第３図（Ｃ）に示すように、フレオンガスを添加
した酸素ガスを流入させで、パーティクルと反応させ、
レジスト膜と同時にパーティクルを昇華させて除去する
。そうすれば、ゲート電極を精度良くパターンニングで
きると共に、半導体基板面を清浄にすることができる。
入し、第３図（Ｃ）に示すように、フレオンガスを添加
した酸素ガスを流入させで、パーティクルと反応させ、
レジスト膜と同時にパーティクルを昇華させて除去する
。そうすれば、ゲート電極を精度良くパターンニングで
きると共に、半導体基板面を清浄にすることができる。
なお、酸素ガスに添加するガスとしてはフレオン（ＣＦ
、；四弗化メタン）の他に六弗化エタン（Ｃ２Ｆ、）、
六弗化プロパン（Ｃ，ＦＢ）、 トリフロロメタン（
ＣＨＦ、）等の弗素（Ｆ）系ガスを用いてもよい。また
、第３図（ｂ）で説明した反応ガスを臭化水素（ＨＢｒ
）ガスの代わりに臭素（Ｂｒｚ ）ガスを用いてもよい
。
、；四弗化メタン）の他に六弗化エタン（Ｃ２Ｆ、）、
六弗化プロパン（Ｃ，ＦＢ）、 トリフロロメタン（
ＣＨＦ、）等の弗素（Ｆ）系ガスを用いてもよい。また
、第３図（ｂ）で説明した反応ガスを臭化水素（ＨＢｒ
）ガスの代わりに臭素（Ｂｒｚ ）ガスを用いてもよい
。
且つ、第３図（Ｃ）で説明した処理をした後、更に弗酸
（ＨＦ）溶液に浸漬してクリーニングすれば一層清浄化
される。また、弗酸に浸漬するならばアッシング処理の
際に臭素系ガスを添加しなくても清浄化される。
（ＨＦ）溶液に浸漬してクリーニングすれば一層清浄化
される。また、弗酸に浸漬するならばアッシング処理の
際に臭素系ガスを添加しなくても清浄化される。
上記実施例において、ポリシリコンからなるゲート電極
７０代わりに、ポリシリコンと高融点金属シリサイドを
積層したポリサイドからなるゲ−ト電極をパターンニン
グする場合にも、第３図（ｂ）に説明した工程で反応ガ
スを塩素系ガスに変えれば同様に処理して清浄化できる
。
７０代わりに、ポリシリコンと高融点金属シリサイドを
積層したポリサイドからなるゲ−ト電極をパターンニン
グする場合にも、第３図（ｂ）に説明した工程で反応ガ
スを塩素系ガスに変えれば同様に処理して清浄化できる
。
また、上記例は枚葉式のＲＩＥ装置、アッシング装置で
説明したが、それらの自動化装置にも適用でき、マイク
ロ波プラズマエツチング装置などの他のエツチング装置
にも本発明は適用して効果のあるものである。
説明したが、それらの自動化装置にも適用でき、マイク
ロ波プラズマエツチング装置などの他のエツチング装置
にも本発明は適用して効果のあるものである。
なお、レジスト膜の代わりにポリイミド膜などの他の高
分子膜が被覆されている場合にも本発明は有効となるも
のである。
分子膜が被覆されている場合にも本発明は有効となるも
のである。
以上の説明から明らかなように本発明によれば半導体装
置の製造方法におけるエツチング精度を一層改善できて
、■Ｃなど半導体デバイスの製造歩留の向上や高品質化
・高性能化に大きく寄与するものである。
置の製造方法におけるエツチング精度を一層改善できて
、■Ｃなど半導体デバイスの製造歩留の向上や高品質化
・高性能化に大きく寄与するものである。
第１図は本発明を通用するＲＩＥ装置の要部断面図、
第２図は本発明を適用するアッシング装置の要部断面図
、 第３図（ａ）〜（Ｃ）は本発明にかかるドライエツチン
グ方法の工程順断面図、 第４図（ａ）、 （ｂ）は従来の問題点を示す図である
。
、 第３図（ａ）〜（Ｃ）は本発明にかかるドライエツチン
グ方法の工程順断面図、 第４図（ａ）、 （ｂ）は従来の問題点を示す図である
。
図において、
１は半導体基板、 ２はＳｉＯ□膜、３はポリシ
リコン膜、 ４．８はレジスト膜、５はゲート絶縁膜
、 ６はフィールド絶縁膜、７はゲート電極、 １１は反応チャンバ、 １２．２２はウェハー１３、
２３は高周波電源、 １４．２４はステージ、１５はガ
ス噴射ノズル、 １６．２５はガス流入口、１７、２６
は排気口、 ２０はプラズマ発生室、 ２１はアッシング室を示して
いる。
リコン膜、 ４．８はレジスト膜、５はゲート絶縁膜
、 ６はフィールド絶縁膜、７はゲート電極、 １１は反応チャンバ、 １２．２２はウェハー１３、
２３は高周波電源、 １４．２４はステージ、１５はガ
ス噴射ノズル、 １６．２５はガス流入口、１７、２６
は排気口、 ２０はプラズマ発生室、 ２１はアッシング室を示して
いる。
不発９Ｆｊｔｔ邊用１シヱ５．シは喉ｔイｊ帥謔ｎ幻１
１Ｉ ２ 図 Ｊ’ｔａｐｆｆ ｌ−、ｎ−７＞３ ｔｓう（Ｉ −７
＋＞ ７’ ７ 罎ｆｉ Ｉ ＊’ｉ’ｌｔｌ ＃１１
１ ｍＩＩａ３１！ｌ
１Ｉ ２ 図 Ｊ’ｔａｐｆｆ ｌ−、ｎ−７＞３ ｔｓう（Ｉ −７
＋＞ ７’ ７ 罎ｆｉ Ｉ ＊’ｉ’ｌｔｌ ＃１１
１ ｍＩＩａ３１！ｌ
Claims (2)
- （１）導電層ないし導電基板を臭素または臭素化合物ガ
スを含む反応ガスによってエッチングする工程と、 次いで、弗素ガスまたは弗素化合物ガスまたは弗酸含有
溶液によって前記導電層ないし導電基板を表面処理する
工程とを有することを特徴とする半導体装置の製造方法
。 - （２）高分子膜が選択的に表面に形成されてなる導電層
ないし導電基板の該導電層ないし導電基板表面を臭素ま
たは臭素化合物ガスを含む反応ガスによってエッチング
する工程と、 次いで、弗素ガスまたは弗素化合物ガスと酸素ガスとを
ともに含有してなるガスによって前記高分子膜をアッシ
ング除去する工程とを有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16033490A JPH0451520A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16033490A JPH0451520A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0451520A true JPH0451520A (ja) | 1992-02-20 |
Family
ID=15712729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16033490A Pending JPH0451520A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0451520A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08279487A (ja) * | 1993-05-20 | 1996-10-22 | Hitachi Ltd | プラズマ処理方法 |
| JPH08296067A (ja) * | 1995-04-28 | 1996-11-12 | Rohm Co Ltd | エッチング方法 |
| EP0709877A4 (en) * | 1993-05-20 | 1997-11-26 | Hitachi Ltd | METHOD FOR PLASMA TREATMENT |
-
1990
- 1990-06-19 JP JP16033490A patent/JPH0451520A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08279487A (ja) * | 1993-05-20 | 1996-10-22 | Hitachi Ltd | プラズマ処理方法 |
| EP0709877A4 (en) * | 1993-05-20 | 1997-11-26 | Hitachi Ltd | METHOD FOR PLASMA TREATMENT |
| JPH08296067A (ja) * | 1995-04-28 | 1996-11-12 | Rohm Co Ltd | エッチング方法 |
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