JPH0451624A - ビット同期回路 - Google Patents
ビット同期回路Info
- Publication number
- JPH0451624A JPH0451624A JP2160166A JP16016690A JPH0451624A JP H0451624 A JPH0451624 A JP H0451624A JP 2160166 A JP2160166 A JP 2160166A JP 16016690 A JP16016690 A JP 16016690A JP H0451624 A JPH0451624 A JP H0451624A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock signal
- voltage
- input data
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 9
- 238000000605 extraction Methods 0.000 claims description 9
- 230000003111 delayed effect Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 238000005070 sampling Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はビット同期回路に関し、特に受信されるディジ
タル信号の符号誤りを低減させるためにシステムクロッ
ク信号と入力データとの位相を合わせるビット同期回路
に関する。
タル信号の符号誤りを低減させるためにシステムクロッ
ク信号と入力データとの位相を合わせるビット同期回路
に関する。
従来、この種のビット同期回路は、第４図に示すように
、縦続接続した複数の遅延素子ＤＥ、を備え、入力デー
タＤＴＩを順次遅延させて各遅延素子ＤＥ、の入力端、
圧力端から異なる遅延量の複数のデータを出力するデー
タ遅延回路１１と、選択信号ＳＬによりデータ遅延回路
１１の圧力データのうちの１つを選択して出力するセレ
クタ１２と、縦続接続された複数の遅延素子ＤＥ２を備
え、これら各遅延素子ＤＥ２の入力端、出力端から、入
力されるシステムクロック信号ＳＣＫを順次微少時間間
隔ずつ遅延した遅延システムクロック信号ＤＣＫを圧力
するクロック遅延回路１３と、複数のフリップフロップ
ＦＦを備え、微少時間間隔ずつ遅延した遅延システムク
ロック信号ＤＣＫによりセレクタ１２の出力信号を順次
ラッチし出力するサンプリング回路Ｉ４と、このサンプ
リンタ回路１４の出力データの多数レベルを決定する多
数決論理回路１５と、この多数決論理回路１５の圧力デ
ータに従って選択信号ＳＬを出力する遅延値決定回路１
６とを有する構成となっていた。
、縦続接続した複数の遅延素子ＤＥ、を備え、入力デー
タＤＴＩを順次遅延させて各遅延素子ＤＥ、の入力端、
圧力端から異なる遅延量の複数のデータを出力するデー
タ遅延回路１１と、選択信号ＳＬによりデータ遅延回路
１１の圧力データのうちの１つを選択して出力するセレ
クタ１２と、縦続接続された複数の遅延素子ＤＥ２を備
え、これら各遅延素子ＤＥ２の入力端、出力端から、入
力されるシステムクロック信号ＳＣＫを順次微少時間間
隔ずつ遅延した遅延システムクロック信号ＤＣＫを圧力
するクロック遅延回路１３と、複数のフリップフロップ
ＦＦを備え、微少時間間隔ずつ遅延した遅延システムク
ロック信号ＤＣＫによりセレクタ１２の出力信号を順次
ラッチし出力するサンプリング回路Ｉ４と、このサンプ
リンタ回路１４の出力データの多数レベルを決定する多
数決論理回路１５と、この多数決論理回路１５の圧力デ
ータに従って選択信号ＳＬを出力する遅延値決定回路１
６とを有する構成となっていた。
上述した従来のビット同期回路は、データ遅延回路１１
及びクロック遅延回路１３が複数の遅延素子ＤＥ、、Ｄ
Ｅ２で形成され、またサンプリング回路１４が複数のフ
リップフロップＦＦで形成され、サンプリング回路１４
の出力信号に従って多数決論理回路１５及び遅延量決定
回路１６により入力データＤＴＩの遅延量を決定する構
成となっているのて、ヒツト同期の精度を上げようとす
るサンプリング間隔及び遅延量の間隔を細かくしなけれ
ばならないため遅延素子ＤＥ、、ＤＥ２やフリップフロ
ップＦＦの数を増やす必要があり、また多数決論理回路
１５．遅延量決定回路１６を構成する論理演算素子等も
増加し、回路規模が増大するという欠点があり、また、
フリップフロップＦＦや論理演算素子等はそれ自体の遅
延量が大きく、高速データのビット同期には不向きであ
るという欠点がある。
及びクロック遅延回路１３が複数の遅延素子ＤＥ、、Ｄ
Ｅ２で形成され、またサンプリング回路１４が複数のフ
リップフロップＦＦで形成され、サンプリング回路１４
の出力信号に従って多数決論理回路１５及び遅延量決定
回路１６により入力データＤＴＩの遅延量を決定する構
成となっているのて、ヒツト同期の精度を上げようとす
るサンプリング間隔及び遅延量の間隔を細かくしなけれ
ばならないため遅延素子ＤＥ、、ＤＥ２やフリップフロ
ップＦＦの数を増やす必要があり、また多数決論理回路
１５．遅延量決定回路１６を構成する論理演算素子等も
増加し、回路規模が増大するという欠点があり、また、
フリップフロップＦＦや論理演算素子等はそれ自体の遅
延量が大きく、高速データのビット同期には不向きであ
るという欠点がある。
本発明の目的は、ビット同期の精度を上げても回路規模
が増大することなく、しかも高速データも処理すること
ができるビット同期回路を提供することにある。
が増大することなく、しかも高速データも処理すること
ができるビット同期回路を提供することにある。
本発明のビット同期回路は、クロック信号を含む入力デ
ータに対し制御電圧のレベルに応じて遅延量を与えて出
力する電圧制御遅延回路と、この電圧制御遅延回路の圧
力データからクロック信号を抽出するクロック抽出回路
と、こ擺回路からのクロック信号とシステムクロック信
号との位相を比較しこれら信号の位相差と対応した位相
差信号を出力する位相検出回路と、この位相検出回路か
らの位相差信号の高周波成分を除去し前記制御電圧を発
生する低減フィルタとを有している。
ータに対し制御電圧のレベルに応じて遅延量を与えて出
力する電圧制御遅延回路と、この電圧制御遅延回路の圧
力データからクロック信号を抽出するクロック抽出回路
と、こ擺回路からのクロック信号とシステムクロック信
号との位相を比較しこれら信号の位相差と対応した位相
差信号を出力する位相検出回路と、この位相検出回路か
らの位相差信号の高周波成分を除去し前記制御電圧を発
生する低減フィルタとを有している。
また、電圧制御遅延回路の出力データに対しスクランブ
ル処理を行うスクランブル回路を設け、このスクランブ
ル回路の圧力データをクロック抽出回路の入力データと
する構成を有している。
ル処理を行うスクランブル回路を設け、このスクランブ
ル回路の圧力データをクロック抽出回路の入力データと
する構成を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
この実施例は、クロック信号を含む入力データＤＴＩに
対し制御電圧■。のレベルに応じた遅延量を与えて出力
する電圧制御遅延回路１と、この抽出回路２からのクロ
ック信号ＤＣＫとシステムクロック信号ＳＣＫとの位相
を比較しこれら信号の位相差と対応した位相差信号Ｖｐ
を出力する位相検出回路３と、この位相検圧回路３から
の位相差信号■、の高周波成分を除去し制御電圧Ｖ。を
発生する低減フィルタ４とを有する構成となっている。
対し制御電圧■。のレベルに応じた遅延量を与えて出力
する電圧制御遅延回路１と、この抽出回路２からのクロ
ック信号ＤＣＫとシステムクロック信号ＳＣＫとの位相
を比較しこれら信号の位相差と対応した位相差信号Ｖｐ
を出力する位相検出回路３と、この位相検圧回路３から
の位相差信号■、の高周波成分を除去し制御電圧Ｖ。を
発生する低減フィルタ４とを有する構成となっている。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
波形図である。
波形図である。
第２図において、期間Ｔ２の範囲ではシステムクロック
信号ＳＣＫと入力データＤＴＩのクロック信号ＤＣＫ、
従って入力データＤＴＩとのビット同期している状態を
示し、期間Ｔ１の範囲ではシステムクロック信号ＳＣＫ
に対しクロック信号ＤＣＫの位相が進んでいる状態を示
し、期間Ｔ３ではクロック信号ＤＣＫの位相が遅れてい
る状態を示している。
信号ＳＣＫと入力データＤＴＩのクロック信号ＤＣＫ、
従って入力データＤＴＩとのビット同期している状態を
示し、期間Ｔ１の範囲ではシステムクロック信号ＳＣＫ
に対しクロック信号ＤＣＫの位相が進んでいる状態を示
し、期間Ｔ３ではクロック信号ＤＣＫの位相が遅れてい
る状態を示している。
システムクロック信号ＳＣＫに対してクロック信号ＤＣ
Ｋ、従って入力データＤＴＩの位相が進んでいるときに
は、低減フィルタ４からは、ビット同期している期間Ｔ
２のレベルより低いレベルの制御電圧■。が出力され、
この制御電圧■。により、電圧制御遅延回路ｌは入力デ
ータＤＴＩの通過時間、すなわち遅延量を大きくするよ
うに動作する。
Ｋ、従って入力データＤＴＩの位相が進んでいるときに
は、低減フィルタ４からは、ビット同期している期間Ｔ
２のレベルより低いレベルの制御電圧■。が出力され、
この制御電圧■。により、電圧制御遅延回路ｌは入力デ
ータＤＴＩの通過時間、すなわち遅延量を大きくするよ
うに動作する。
また、システムクロック信号ＳＣＫに対してクロック信
号ＤＣＫ、従って入力データＤＴＩの位相が遅れている
ときには、低減フィルタ４からは、Ｅ間’ｒ２のレベル
より高いレベルの制御電圧■。が出力され、この制御電
圧Ｖ。により、電圧制御遅延回路ｌは入力データＤＴＩ
の通過時間、すなわち遅延量を小さくするように動作す
る。
号ＤＣＫ、従って入力データＤＴＩの位相が遅れている
ときには、低減フィルタ４からは、Ｅ間’ｒ２のレベル
より高いレベルの制御電圧■。が出力され、この制御電
圧Ｖ。により、電圧制御遅延回路ｌは入力データＤＴＩ
の通過時間、すなわち遅延量を小さくするように動作す
る。
こうすることにより、入力データＤＴＩをシステムクロ
ック信号ＳＣＫにビット同期させることができる。
ック信号ＳＣＫにビット同期させることができる。
第３図は本発明の第２の実施例を示すブロック図である
。
。
この実施例は、電圧制御遅延回路１０呂カデータに対し
スクランブル処理を行うスクランブル回路５を設け、こ
のスクランブル回路５の出力データをクロック抽出回路
２の入力テークとしたものである。
スクランブル処理を行うスクランブル回路５を設け、こ
のスクランブル回路５の出力データをクロック抽出回路
２の入力テークとしたものである。
入力データＤＴ工は、そのビット配列が、′０゛′又は
“１“が多数連続する場合もあり得る。
“１“が多数連続する場合もあり得る。
このようなときはクロック信号ＤＣＫの抽出が困難にな
りビット同期しにくくなる。
りビット同期しにくくなる。
そこでこの実施例は、入カデータＤＴ工に対して予め設
定されたスクランブル処理を行い、“０”又は“１″が
多数連続するビット配列となるのを防止し、クロック信
号ＤＣＫの抽出を確実にしてビット同期をより確実に行
うようにしたものである。
定されたスクランブル処理を行い、“０”又は“１″が
多数連続するビット配列となるのを防止し、クロック信
号ＤＣＫの抽出を確実にしてビット同期をより確実に行
うようにしたものである。
以上説明したように本発明は、制御電圧により入力デー
タに与える遅延量を制御する電圧制御遅延回路と、この
電圧制御遅延回路の出力データから抽出されたクロック
信号とシステムクロック信号との相違差を検出しこの位
相差に応じたレベルの前記制御電圧を発生する位相検出
回路及び低減フィルタとを設けた構成とすることにより
、各回路をアナログ化することができるので、ビット同
期の精度を上げる場合でも回路の増幅度を上げる等の処
理で済み、ビット同期の精度に関係なく回路全体を従来
のディジタル型の回路より小さくすることができる効果
がある。例えば、同一のビット同期精度で、従来２００
ゲ一ト程度必要であったものは、本発明を適用すると８
０ゲート相当の回路規模で納まる。
タに与える遅延量を制御する電圧制御遅延回路と、この
電圧制御遅延回路の出力データから抽出されたクロック
信号とシステムクロック信号との相違差を検出しこの位
相差に応じたレベルの前記制御電圧を発生する位相検出
回路及び低減フィルタとを設けた構成とすることにより
、各回路をアナログ化することができるので、ビット同
期の精度を上げる場合でも回路の増幅度を上げる等の処
理で済み、ビット同期の精度に関係なく回路全体を従来
のディジタル型の回路より小さくすることができる効果
がある。例えば、同一のビット同期精度で、従来２００
ゲ一ト程度必要であったものは、本発明を適用すると８
０ゲート相当の回路規模で納まる。
また、回路全体が小さくなる上、遅延量の大きいフリッ
プフロップや論理演算素子等を使用しなくて済むか使用
したとしてもごく一部分で済むので、高速データも処理
することができる効果がある。
プフロップや論理演算素子等を使用しなくて済むか使用
したとしてもごく一部分で済むので、高速データも処理
することができる効果がある。
回路、３・・・・・・位相検出回路、４・・・・・・低
減フィルタ、５・・・・・・スクランブル回路、１１・
・・・・・データ遅延回路、１２・・・・・・セレクタ
、１３・・・・・・クロック遅延回路、１４・・・・・
・サンプリンダ回路、１５・・・・・・多数決回路、１
６・・・・・・遅延量決定回路、ＤＥ、、ＤＥ２・・・
・遅延素子、ＦＦ・・・・・・フリップフロップ。
減フィルタ、５・・・・・・スクランブル回路、１１・
・・・・・データ遅延回路、１２・・・・・・セレクタ
、１３・・・・・・クロック遅延回路、１４・・・・・
・サンプリンダ回路、１５・・・・・・多数決回路、１
６・・・・・・遅延量決定回路、ＤＥ、、ＤＥ２・・・
・遅延素子、ＦＦ・・・・・・フリップフロップ。
代理人 弁理士 内 原 晋
第１図及び第２図はそれぞれ本発明の第１の実施例のブ
ロック図及びこの実施例の動作を説明するための各部信
号の波形図、第３図は本発明の第２の実施例のブロック
図、第４図は従来のビット同期回路の一例を示す回路図
である。 ｌ・・・・・・電圧制御遅延回路、２・・・・・・クロ
ック抽出ＶＰ 第１図 ＶＰ 第３図
ロック図及びこの実施例の動作を説明するための各部信
号の波形図、第３図は本発明の第２の実施例のブロック
図、第４図は従来のビット同期回路の一例を示す回路図
である。 ｌ・・・・・・電圧制御遅延回路、２・・・・・・クロ
ック抽出ＶＰ 第１図 ＶＰ 第３図
Claims (1)
- 【特許請求の範囲】 １、クロック信号を含む入力データに対し制御電圧のレ
ベルに応じた遅延量を与えて出力する電圧制御遅延回路
と、この電圧制御遅延回路の出力データからクロック信
号を抽出するクロック抽出回路と、このクロック抽出回
路からのクロック信号とシステムクロック信号との位相
を比較しこれら信号の位相差と対応した位相差信号を出
力する位相検出回路と、この位相検出回路からの位相差
信号の高周波成分を除去し前記制御電圧を発生する低減
フィルタとを有することを特徴とするビット同期回路。 ２、電圧制御遅延回路の出力データに対しスクランブル
処理を行うスクランブル回路を設け、このスクランブル
回路の出力データをクロック抽出回路の入力データとす
る請求項１記載のビット同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160166A JPH0451624A (ja) | 1990-06-19 | 1990-06-19 | ビット同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160166A JPH0451624A (ja) | 1990-06-19 | 1990-06-19 | ビット同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0451624A true JPH0451624A (ja) | 1992-02-20 |
Family
ID=15709285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160166A Pending JPH0451624A (ja) | 1990-06-19 | 1990-06-19 | ビット同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0451624A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007325187A (ja) * | 2006-06-05 | 2007-12-13 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｄｒ回路およびデューティ比制御回路 |
-
1990
- 1990-06-19 JP JP2160166A patent/JPH0451624A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007325187A (ja) * | 2006-06-05 | 2007-12-13 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｄｒ回路およびデューティ比制御回路 |
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