JPH0452249U - - Google Patents
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- Publication number
- JPH0452249U JPH0452249U JP9328290U JP9328290U JPH0452249U JP H0452249 U JPH0452249 U JP H0452249U JP 9328290 U JP9328290 U JP 9328290U JP 9328290 U JP9328290 U JP 9328290U JP H0452249 U JPH0452249 U JP H0452249U
- Authority
- JP
- Japan
- Prior art keywords
- order
- time measurement
- recording
- counter
- debugger
- Prior art date
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- Pending
Links
- 238000005259 measurement Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
Description
第１図はこの考案の一実施例によるデバツガの
ブロツク図、第２図は従来のブレークコントロー
ル回路のブロツク図である。 図において、１はＭＣＵ、２はアドレス、３は
データ、４は設定データ、５は比較器、６は一致
信号、７はカウンタ、８は実行時間測定回路、９
は記録用メモリである。なお、図中、同一符号は
同一、又は相当部分を示す。
ブロツク図、第２図は従来のブレークコントロー
ル回路のブロツク図である。 図において、１はＭＣＵ、２はアドレス、３は
データ、４は設定データ、５は比較器、６は一致
信号、７はカウンタ、８は実行時間測定回路、９
は記録用メモリである。なお、図中、同一符号は
同一、又は相当部分を示す。
Claims (1)
- ブレークコントロール回路からの一致信号を発
生順にカウントするカウンタと、時間測定用の実
行時間測定回路と、これらの発生順序及び時間を
記録する記録用メモリを備えたことを特徴とする
デバツガ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9328290U JPH0452249U (ja) | 1990-09-04 | 1990-09-04 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9328290U JPH0452249U (ja) | 1990-09-04 | 1990-09-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0452249U true JPH0452249U (ja) | 1992-05-01 |
Family
ID=31830367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9328290U Pending JPH0452249U (ja) | 1990-09-04 | 1990-09-04 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0452249U (ja) |
-
1990
- 1990-09-04 JP JP9328290U patent/JPH0452249U/ja active Pending
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