JPH0452741A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明はプロセッサと主記憶装置との間にキャッシュメ
モリを設けてメモリアクセスの高速化を図ったキャッシ
ュメモリ装置に関する。

（従来の技術） プロセッサと主記憶装置との間に設けられて上記主記憶
装置に記憶されているデータの一部のコピーを保持する
高速・小容量のキャッシュメモリは、上記プロセッサの
サイクルタイムが主記憶装置のアクセスタイムに比較し
て高速である場合、メモリアクセスに対するバッファと
して機能して前記プロセッサの見掛上のアクセスタイム
の短縮化を図る上で非常に大きな役割を果たす。そして
最近では、この種のキャッシュメモリをマイクロプロセ
ッサと共に用いることが常識化しつつあり、ＶＬＳ　Ｉ
化技術の発展に伴って上述したキャッシュメモリをプロ
セッサと共にワンチップ化することも種々試みられてい
る。

さてキャッシュメモリは、基本的にはプロセッサからの
メモリアクセスを受け、アクセス要求されたデータがキ
ャッシュデータとして保持されているかを調べた上で、
該当データが保持されていないとき、その時点で主記憶
装置からキャッシュメモリへのデータ転送を行っている
。つまり従来のキャッシュメモリ装置では、オンデマイ
ンドの制御により主記憶装置からキャッシュメモリへの
データ転送を行っている。然し乍ら、このような制御方
式は、プロセッサからのメモリアクセスのパターンが局
所的である場合には殆ど問題とならないが、メモリアク
セスが頻繁にあるような場合にはキャッシュメモリの存
在意義が失われると云う不具合がある。

即ち、プロセッサにおけるサイクルタイムの短縮化とア
ーキテクチア技術の進歩に伴うプロセッサの処理能力の
向上により、今までスーパーコンピュータで処理されて
いた問題、例えば極めて大きな行列演算処理をマイクロ
プロセッサを用いて処理することが種々試みられるよう
になってきた。

しかしてこの種のキャッシュメモリ容量よりも大きな配
列データをシーケンシャルにアクセスしながら実行され
る上記行列演算処理を取り扱う場合、そのアクセスのた
びにキャッシュミスが発生することが多々生じる。この
場合、キャッシュミスが生じる都度、主記憶装置からキ
ャッシュメモリにデータ転送する必要があるので、その
間、プロセッサは処理の実行を待たされることになるの
で、結局、キャッシュメモリの有効性が低下し、プロセ
ッサでの処理が大幅に遅れる、つまりその処理効率が低
下すると云う不具合が生じる。

このような不具合を解消するべく、従来、キャッシュミ
スが発生したとき、アクセスデータを含むデータブロッ
クのみならず、その次のデータブロックのデータまでを
一括して主記憶装置からキャッシュメモリに転送し、次
のメモリアクセスに対処させようとすることが考えられ
ている。然し乍ら、このような手法を採用すると不必要
なデータまで大量にキャッシュメモリに転送することに
なる上、キャッシュメモリの記憶容量が限られている為
、実際に必要とされるデータがキャッシュメモリから不
本意に追い出されてしまうと云う不具合が生じ易かった
。

（発明が解決しようとする課題） このように従来のキャッシュメモリ装置にあっては、プ
ロセッサからのメモリアクセスに対してキャッシュミス
が発生した時点でオンデマインドにキャッシュデータの
転送を行っているので、行列演算を実行する場合のよう
に成る関連のある一連のデータを頻繁にメモリアクセス
するような場合にキャッシュミスが生じ易く、キャッシ
ュメモリを設けた意味合いが失われると云う問題があっ
た。またアクセスデータを含むデータブロックと共に、
次のブロックのデータまでを一括してキャッシュ転送す
るような場合、不必要なデータをキャッシュメモリに転
送してしまう上、必要なデータを不本意にキャッシュメ
モリから追い出してしまうと云う不具合が生じ易かった
。

本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、プロセッサが将来にアクセスす
ると予測されるデータを予め効率的にキャッシュメモリ
に転送しておき、これによって頻繁に生じるメモリアク
セスに対するキャッシュミスの発生を抑えることで、プ
ロセッサの処理効率を十分高めることを可能とするキャ
ッシュメモリ装置を提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明に係るキャッシュメモリ装置は、プロセッサにキ
ャッシュメモリをアクセスする命令に伴って、キャッシ
ュメモリの先行ロードを指示する命令と指示しない命令
とを準備し、上記先行ロードを指示する命令と共にキャ
ッシュメモリをアクセスする際、先行ロードが指示され
ていることを前記プロセッサからキャッシュメモリに通
知するようにし、 前記キャッシュメモリでは、先行ロードを指示する命令
と共にアクセスされたとき、例えば上記先行ロードを指
示する命令がアクセスするアドレスに基づいて前記プロ
セッサが将来アクセスすると予測されるアドレスを求め
、この予測されたアドレスのデータを前記主記憶装置か
らキャッシュメモリに先行ロードするようにしたことを
特徴とするものである。

またキャッシュメモリに、先行ロードを行うか否かを指
示するモード情報を保持する手段を設け、先行ロードを
指示する命令と共にアクセスされたとき、上記保持され
たモード情報に従って主記憶装置からキャッシュメモリ
への先行ロードを行うか否かを決定するようにしたこと
を特徴とするものである。

更にはキャッシュメモリに、先行ロードの対象となるア
ドレス範囲の情報を保持する手段を設け、予測したアド
レスが上記保持されたアドレス範囲内にあるときにだけ
、主記憶装置からキャッシュメモリへの先行ロードを行
うようにしたことを特徴とするものである。

（作　用） 本発明によれば、プロセッサから先行ロードを指示する
命令が与えられたとき、キャッシュメモリではその命令
から予測されるアドレスのデータを主記憶装置から先行
ロードするので、例えば大きな配列データをシーケンシ
ャルにアクセスするような場合、プロセッサが次にアク
セスすると予想されるアドレスのデータを次々とキャッ
シュメモリに先行ロードしておくことが可能となる。

従ってプロセッサが実際にそのアドレスのデータが必要
となった時点には常にそのデータをキャッシュメモリに
保持しておくことが可能となる。しかも将来的に必要で
あると予測されるデータだけを効果的にキャッシュメモ
リに予め転送しておくことが可能となる。この結果、キ
ャッシュミスの発生を大幅に低減すること、つまりキャ
ッシュメモリに対するヒツト率を高めることが可能とな
り、キャッシュメモリの機能、およびプロセッサの処理
能力を十分に発揮させることが可能となる。

（実施例） 以下、図面を参照して本発明の実施例に係るキャッシュ
メモリ装置について説明する。

第１図は実施例装置の概略構成図で、■は入力されたプ
ログラムを実行するプロセッサ、２は各種データを格納
した主記憶装置（メインメモリ）、８は上記プロセッサ
１と主記憶装置２との間に設けられたキャッシュメモリ
である。このキャッシュメモリ３は高速動作する小容量
のメモリ部３ａとこのメモリ部３ａに対するアクセス動
作等を制御するメモリ制御部３ｂとからなる。このメモ
リ部３ａに前記主記憶装置２に記憶されている各種デー
タの一部が、例えばブロック単位でコピーされて格納さ
れる。

この第１図に示す如く構成されるキャッシュメモリ装置
は、基本的にはプロセッサｌがプログラムの実行過程に
おいてメモリアクセス（リード／ライト要求）したとき
、キャッシュメモリ３にて上記メモリアクセスを受けて
動作する。そしてキャッシュメモリ３ではそのメモリ制
御部３ｂの下で上記プロセッサＩがアクセスしたアドレ
スのデータがメモリ部３ａに格納されているか否かを調
べ、メモリ部８ａに該当データが存在する場合（ヒツト
した場合）、前記プロセッサ１からのアクセス要求に応
えて該当アドレスのデータの読み出し、または該当アド
レスへのデータの書き込みを行う。

またメモリ部３ａに該当データか存在しない場合（キャ
ッシュミスした場合）には、キャッシュメモリ３は主記
憶装置２をアクセスして該当アドレスのデータを、例え
ばそのデータを含むデータブロックを単位として主記憶
装置２からキャッシュメモリ３の前記メモリ部３ａに転
送した後、前記プロセッサ１からのメモリアクセスに応
える。

尚、この主記憶装置２からの新たなデータブロックの転
送時には、既にキャッシュメモリ３　（メモリ部３ａ）
に格納されているデータの一部が、例えば古いものから
順にデータブロック単位で追い出される。

このように構成されたキャッシュメモリ装置にあっては
、プロセッサエからのメモリアクセスに対してキャツシ
ュヒツトした場合には、主記憶装置２を一々アクセスす
るよりも遥かに高速にメモリアクセスを実現し、高速に
データのリード／ライトを行うことが可能となる。また
逆にキャッシュミスした場合には、該当アドレスのデー
タを主記憶装置２から転送した後にメモリアクセスに応
える必要があるので、その間、プロセッサ１での処理実
行が待たされることになる。

ここでこの実施例装置が特徴とするところは、プロセッ
サｌがキャッシュメモリ３をアクセスする命令として、
通常のリード／ライト要求を行う命令に加えて、リード
／ライト要求と同時にキャッシュメモリ８へのデータの
先行ロード指示を行う命令とが準備され、この先行ロー
ドを指示する命令によりキャッシュメモリ３をアクセス
する際、プロセッサｌは先行ロードが指示されているこ
とを前記キャッシュメモリ３に対して通知する機能を備
えている点にある。

即ち、プロセッサｌにおける機械語コードを生成するコ
ンパイラは、例えばプログラム中で配列データをシーケ
ンシャルにアクセスする部分が見出されたとき、通常の
メモリアクセス命令に代えて、本来のメモリアクセスと
同時にキャッシュデータの先行ロードを指示する命令を
生成する機能を備えている。そしてこの先行ロードを指
示するメモリアクセス命令を用いてキャッシュメモリ３
をアクセスする際、プロセッサ１は先行ロード制御線Ｐ
Ｌをアクティブにし、その旨（先行ロードを指示する命
令であること）をキャッシュメモリ３に通知するものと
なっている。

しかしてキャッシュメモリ３では、プロセッサｌからの
メモリアクセスを受けたとき、メモリ制御部３ｂにて前
記先行ロード制御線ＰＬがアクティブになっているか否
かを調べる。そして上述した先行ロードが指示されてい
ない常のリード／ライト命令である場合には、従来装置
と同様にキャッシュ動作し、キャッシュミスした場合に
は該当アドレスのデータを主記憶装置２からキャッシュ
メモリ３に転送して前記メモリアクセスに応える。

これに対してプロセッサ１から与えられたアクセス要求
が前記先行ロードを指示するり一ド／ライト命令である
場合には、キャッシュメモリ３のメモリ制御部３ｂは、
先ずその本来の命令であるリード／ライト要求に従って
従来装置と同様にキャッシュ動作する。そしてこの本来
のメモリアクセスに対するキャッシュ動作を実行した後
、或いはこのメモリアクセス動作と並行して前記プロセ
ッサ１から与えられた命令に基づいて前記プロセッサ１
が将来アクセスすると予測されるアドレスのデータを前
記主記憶装置２から先行ロードする。

この主記憶装置２からのデータの先行ロードは、例えば
予測されたアドレスのデータを含むデータブロックのデ
ータを１単位として前記メモリ部３ａに転送することに
よりなされる。

このデータの先行ロードについて更に詳しく説明すると
、例えばキャッシュメモリ３のメモリ制御部３ｂにはデ
ータブロックの先行ロードを制御する為の第２図に示す
ようなレジスタが設けられている。このレジスタは、先
行ロードの指示をインヒビットするビットフィールドＩ
ＮＨ、およびデータブロックの先行ロードを許可するア
ドレス範囲（先頭アドレスと最終アドレス）を特定する
アドレスフィールドとを持つ。尚、この第２図では１つ
のアドレス範囲を指定する先頭アドレスと最終アドレス
のフィールドだけか示されるか、アドレス範囲としては
２つ以上分散して指定するようにすることもできる。こ
の場合には、第１の先頭アドレスと第１の最終アドレス
、第２の先頭アドレスと第２の最終アドレス、・・・・
・・と云うように、個々のアドレス範囲をそれぞれ指定
し得るようなフィールド構成としておけば良い。

しかして最も単純な先行ロードすべきアドレスの予測は
、例えばメモリアクセス命令によってアクセスされたア
ドレスのデータか含まれるデータブロックの次のデータ
ブロックを指定するアドレスを予測値とする方式である
。

ここで従来考えられていたデータの先行ロードと本質的
に異なる点は、従来装置にあっては、上述したような先
行ロードを指示する命令と先行ロードを指示しない命令
との２種類がなく、−船釣なメモリアクセス命令（本発
明における先行ロードを指示しない命令）が与えられた
ときに無条件にそのアクセスされたアドレスのデータを
含むデータブロックの次のデータブロックを先行ロード
しているのに対し、本発明では上記先行ロードを指示す
る命令が与えられたときにだけ先行ロードの制御を行う
点にある。つまりプロセッサ１からキャッシュメモリ３
に対して先行ロードを指示するメモリアクセス命令を与
えるか、或いは先行ロードを指示しないメモリアクセス
命令を与えるかによってキャッシュメモリ３における先
行ロードを制御するようにしている点で従来考えられて
いた先行ロードの方式とは本質的に異なっている。

しかもこのような先行ロードを指示する命令がプロセッ
サｌから与えられたとき、キャッシュメモリ３では、前
述したレジスタに保持されている先行ロード制御の為の
情報を用いて、指示された先行ロードを実行するか否か
をキャツシュメモリ３自体で制御している点を従来考え
られていた先行ロードの方式と全く異にしている。

即ち、この実施例装置では、先行ロードを指示する命令
が与えられたとき、先ず前記レジスタのビットフィール
ドＩＮＨのインヒビット情報に従い、上記先行ロードを
指示する命令をインヒビットする。そしてその命令がイ
ンヒビットされないとき、次に前記先行ロードを許可す
るアドレス範囲の情報に従い、先行ロードしようとする
データ（データブロック）のアドレスが許可範囲内にあ
るか否かを調べる。このようにしてアクセス要求のあっ
た命令から予測される先行ロードの対象となるアドレス
がレジスタに保持された先行ロード許可アドレス範囲内
にあることが確認されたとき、メモリ制御部３ｂは主記
憶装置２をアクセスし、その予測されたアドレスのデー
タを含むデータブロックをキャッシュメモリ３に転送し
、前記メモリ部３ａに格納する。このような予測アドレ
スに基づく主記憶装置２からのデータブロックのキャッ
シュメモリ３への転送により、プロセッサ１が将来アク
セスすると予測されるアドレスのデータか先行ロードさ
れることになる。

尚、このようなキャッシュメモリ３への主記憶装置２か
らのデータの先行ロードは、基本的にはプロセッサ１に
おける命令の実行とは独立に、換言すればプロセッサ１
ての命令実行と並行して行われる。然し乍ら、キャッシ
ュメモリ３における先行ロードの実行中にプロセッサ１
から次のメモリアクセス命令が与えられ、そのメモリア
クセスがキャッシュミスしたような場合には、例えば上
記先行ロードの処理手続きを中断し、キャッシュミスに
伴う主記憶装置２からのキャッシュメモリ３へのデータ
転送を優先的に処理するようにすることが望ましい。そ
してキャッシュメモリ３としては、多少キャッシュメモ
リ３としての性能が低下するが、前記プロセッサｌがキ
ャッシュメモリ３に対してアクセスを行っていない期間
を利用して上述した先行ロードを実行するようにすれば
良い。

しかしキャッシュメモリ３にアクセスポートを２つ設け
ておき、プロセッサ１がキャッシュメモリ３をアクセス
中でも、先に予測されたアドレスのデーブロックの先行
ロードを上記アクセスに並行して行い得るようにしてお
けば、プロセッサ１の処理動作（メモリアクセス動作）
とは全く独立にメモリアクセス命令に基づいて予測した
アドレスのデータブロックの先行ロードを行うことか可
能となる。

但（７、上述したようにキャッシュメモリ３が２つのア
クセスポートを備えている場合であっても、例えばデー
タブロックの先行ロードを実行している期間に新たなキ
ャッシュミスが発生し、これによってデータブロックの
入れ替えか必要となるような場合には、−旦、上記デー
タブロックの先行ロードを待機させ、上記データブロッ
クの入れ替えか終了した後、データブロックの先行ロー
ドを再開することが必要かあることは云うまでもない。

ところで先行ロードするデータのアドレスを予測する方
式として、前述したようにアクセス要求のあったアドレ
スのデータを含むデータブロックの次のデータブロック
のアドレスを予測値として求めることのみならず、例え
ばキャッシュメモリ３にてページ単位で最後にアクセス
したアドレスを保持しておき、このアドレスと新たにア
クセスされたアドレスとの差分を上記新たなアクセスア
ドレスに加えて、これを予測アドレス値とするようにし
ても良い。

また或いは、メモリアクセスに伴ってデータの先行ロー
ドを行う命令を複数種類設けておき、前述した先行ロー
ド制御線ＰＬを利用してその命令の種類をキャッシュメ
モリ３に通知するようにする。そしてキャッシュメモリ
３では、命令の種類毎にその最後のアクセスアドレスを
保持しておき、これらの各命令の種類毎に新たにアクセ
スされたアドレスとその命令について保持されている最
後のアクセスアドレスとの差分を求め、この差分を新た
なアクセスアドレスに加えて予測アドレスを求めるよう
にしても良い。

つまり先にアクセスされたアドレスと、現在アクセスさ
れたアト１／スとの差分を現アクセスアドレスに加えた
アドレスを予測値としてデータの先行ロードを行うよう
にしても良い。このようにしてプロセッサ１が将来アク
セスすると予測されるアドレスを予測する場合であって
も、前述したようにインヒビットや先行ロード許可領域
のアドレス範囲に対する判定を行った上で先行ロードを
行えば良いことは勿論のことである。

かくしてこのように構成された本実施例装置によれば、
例えば第３図にキャッシュメモリ３からプロセッサ１に
次々とデータをロードする場合のシステム的な動作の流
れを示すように、先行ロードを指示する命令を用いてキ
ャッシュメモリ３をアクセスすると、その指示に従って
アクセスされた命令に基づいて予測されたアドレスのデ
ータが次々と先行ロードされる。具体的には、Ａ番地を
アクセスし、キャッシュミスした場合にはＡ番地のデー
タを主記憶装置２から転送し上記アクセス要求に応えた
後、上記アクセスされたＡ番地から予測されるＢ番地の
データの先行ロードが行われる。その後、先行ロードを
指示する命令を用いてＢ番地かアクセスされると、この
Ｂ番地のデータか先行ロードされていることからキャツ
シュヒツトし、Ｂ番地のデータがキャッシュメモリ３が
らプロセッサ１に直接的に読み込まれる。このとき、キ
ャッシュメモリ３は上記Ｂ番地から次にアクセスされる
と予測されるＣ番地のデータを主記憶装置２から先行ロ
ードする。このような先行ロードを指示する命令に従い
、次々と先行ロードすべきデータのアドレスを予測し、
その予測アドレスのデータを先行ロードしておくことに
より、実際にプロセッサ１が当該アドレスのデータをア
クセスしたとき、そのアドレスのデータをキャッシュメ
モリ３に保持しておくことが可能となるので、キャッシ
ュミスを招くことなく高速にメモリアクセスに対処する
ことが可能となる。

尚、先行ロードを指示する命令を用いてメモリアクセス
がなされたとき、第３図に示すようにＤ番地がアクセス
され、このＤ番地から予測されたアドレスが前述した先
行ロード許可領域のアドレス範囲外となった場合には、
当該予測アドレスの先行ロードは行われない。

ところでキャッシュメモリ３に予測アドレスのデータを
先行ロードする場合、何等かの形で既にキャッシュメモ
リ３に格納されているデータの一部を追い出すことが必
要である。このデータの追い出しは基本的には、古いデ
ータから順に追い出すことによりなされるが、単純に古
い一データから順に追い出すと不具合が発生することが
ある。

例えば通常の配列計算を行うプログラムでは、配列デー
タに対する演算を行うループ内であっても、配列データ
のみならずそれ以外の変数データに対するアクセスが多
々行われる。また上記ループ以外では配列データ以外の
データに対するアクセスが殆どである。従って前述した
データブロックの先行ロードを大規模な配列データに対
して行った場合、上述した配列データ以外のデータを不
本意に次々と追い出してしまうと云う不具合が生じるこ
とが予想される。

このような不具合に対処するには、例えばキャッシュメ
モリ３　（メモリ部３ａ）のメモリ空間を複数の領域に
分割して複数のウェイを構成し、これらのウェイ毎にデ
ータの先行ロードを制御するようにすれば良い。具体的
には、例えばウェイ　［０コからウェイ［３］の４つの
ウェイにキャッシュメモリ空間を分割し、その中のウェ
イ［０コからウェイ［２］だけを先行ロードの対象とし
て制限を加えるようにする。このようにして前述した配
列演算に用いられる配列データ゛とそれ以外のデータと
がそれぞれ格納される・キャッシュメモリ３におけるウ
ェイを可能な限り分離する。そして前記配列データはシ
ーケンシャルにアクセスされることが多いと云う性質、
換言すれば１度アクセスされた配列データは、その後、
暫くの間はアクセスされることがないと云う性質に従っ
て、当該配列データに対するアクセスにおいてキャッシ
ュミスが発生した場合や、その配列データを先行ロード
するような場合、その配列に属する別のデータブロック
、特に−旦アクセスされたことのあるデータブロックを
キャッシュメモリ３から追い出すようにすれば良い。

このようにして先行ロードの対象となるウェイを限定し
て予測アドレスのデータの先行ロードを行うようにすれ
ば、データの先行ロードにより効果が期待される配列デ
ータ以外のデータについては、そのままキャッシュメモ
リ３に残したまま、配列データの間でだけデータの追い
出しと先行ロードとを実行することが可能となる。つま
り必要なデータを不本意にキャッシュメモリ３から追い
出すことなしに、プロセッサ１が将来アクセスすると予
測されるアドレスのデータ（データブロック）を効果的
に先行ロードすることが可能となる。

尚、キャッシュメモリ３内に設定するウェイの数、また
その中の先行ロードを許可するウェイの数とそのウェイ
番号はシステム仕様に応じて任意に定めれば良いもので
ある。またデータブロックの先行ロードを行うウェイを
、例えば先行ロードの指示がなされた命令の本来のメモ
リアクセスに対してヒツトしたウェイとして定めたり、
或いは本来のメモリアクセスがキャッシュミスし、その
データブロックがロードされたウェイとして定めること
も可能である。更には上述した如く特定されるウェイの
選択優先度を高め、他のウェイとの兼ね合いに応じて先
行ロードするウェイを決定するようにすることも可能で
ある。

さて本発明は次のようにして実施することも可能である
。前述した実施例では、プロセッサ１から先行ロードを
指示する命令か与えられたとき、先行ロード制御線ＰＬ
を用いてキャッシュメモリ３にその旨を通知するように
したが、将来アクセスすると予測されるデータブロック
のアドレス予測の為の付加情報（予測情報）を前記アク
セス命令と共にキャッシュメモリに与えるようにしても
良い。

例えば第４図に示すように命令コードと共に、その命令
のオペランド情報としてソースレジスタ番号、ポインタ
、オフセット値を予測情報としてキャッシュメモリ３に
与えるようにする。この命令フォーマットは、例えばポ
インタの値をアドレスとしてメモリアクセスを行い、且
つ同時に上記ポインタの値をオフセット値だけ順次イン
クリメントする命令機能を兼ね備える。

このような機能を持つ命令は、データブロックの先行ロ
ード機能を備えていなくても有効な命令であり、成る意
味では多くの計算機で一般的にサポートされている命令
形態である。しかしてこのような命令は、スタックアク
セスや配列アクセスが多く、インクリメントされたポイ
ンタの値に対して近いアドレスを、将来プロセッサ１が
アクセスする確率が高い場合に多く用いられる。従って
このような命令を用いて先行ロードを指示し、プロセッ
サ１によりインクリメントされたポインタの値を予測ア
ドレスとすれば、先行ロードするデータのアドレスとし
ての的中率は極めて高くなる。

尚、このような命令に付属した予測情報を用いる場合に
は、例えば命令のポインタの値により示されるアドレス
にて本来のメモリアクセスを行い、このメモリアクセス
アドレスに前記オフセット値を加えたアドレスを予測ア
ドレスとして先行ロードを行うことのみならず、ポイン
タの値にオフセット値を加えたアドレスにアクセスし、
その上でそのアクセスアドレスに前記オフセット値を更
に加えたアドレスを予測アドレスとして先行ロードを行
うようにしても良い。そして上記オフセット値をキャッ
シュメモリ３に保持し、プロセッサ１では前記アクセス
アドレスに前記ポインタ値を加えたアドレスを次の命令
のアクセスアドレスとして順次設定していくようにする
ことも可能である。

このようなアドレス制御を行えば、先行ロードを指示す
る命令をキャッシュメモリ３に与えるだけで、プロセッ
サ１では次々とメモリアクセスのアドレス指定を行い、
キャッシュメモリ３ではそのメモリアクセスに先立って
該当アドレスのデータを次々に先行ロードしてい（こと
が可能となる。

従って、上述したようにデータブロックの先行ロードを
指示する命令自体を、従来から用いられているポインタ
、オフセット値付きの命令機能を拡張したものとして用
いることにより、従来のオブジェクトプログラムをその
まま用いて前述した先行ロード機能を実現することがで
きる。従って従来システムとのソフトウェアの互換性を
保つ上で非常に有用であると云える。

尚、ソフトウェアの互換性がさほど問題とならないよう
な場合には、前述した命令とは別に先行ロードを行う為
のアドレス情報を生成するためのオペランドを準備して
おくようにすれば良い。

かくして上述した本発明の実施例に示されるように、本
発明によればコンパイラがデータブロックの先行ロード
を実行したほうがメモリアクセスに対する効果が高いと
判断した場合にのみ、プロセッサ１からキャッシュメモ
リ３に対して先行ロードを指示する命令を与え、この先
行ロードを指示する命令が与えられた場合にだけキャッ
シュメモリ３は本来のメモリアクセスのアドレスに基づ
いて予測されるアドレスのデータを先行ロードする。

従って先行ロードしたデータに対するメモリアクセスの
ヒツト率を十分に高めることが可能となる。しかもプロ
セッサ１が近い将来アクセスすると予測されるアドレス
のデータを含むデータブロックだけを、例えばキャッシ
ュメモリ３のウェイを制限しながらメモリアクセスをト
リガとして先行ロードするので、必要なデータを不本意
に追い出すことなしに、必要なデータ、或いは必要とな
ると予測されるデータだけをキャッシュすることができ
る。故にアクセスアドレスの予測を、例えば前述したポ
インタ値等に基づいて効果的に行えば、キャッシュミス
の発生を殆ど零に抑え、キャッシュメモリ３の効果を十
分に引き出してプロセッサ１での処理効率を効果的に高
めることが可能となる。

ちなみに従来のように、メモリアクセスがあったとき、
そのアクセスされたアドレスのデータブロックと共に次
のデーブロックまでをその都度−括してキャッシュメモ
リに転送する方式では、不必要なデータや遠い将来にし
か必要としないデータまでが先行ロードされてしまうと
云う問題がある。つまり従来の先行ロード方式は、単に
アクセスされたデータを基準としてキャッシュメモリに
転送するデータの幅を広げているに過ぎないと云える。

この結果、不必要なデータの先行ロードに伴い、キャッ
シュメモリ３から必要なデータブロックが追い出されて
しまうことが否めず、キャッシュに対するヒツト率の向
上が期待できないと云う問題がある。しかもデータブロ
ックの先行ロードがキャッシュミスをトリガとして行わ
れるだけなので、例えば−次元の配列データを単位シー
ケンシャルにアクセスするような場合、２データブロツ
クに１回しかその先行ロードが行われないことになる。

このことは、キャッシュのヒツト率の向上をさほど望め
ないことを意味する。

この点、本発明にあっては、配列データをシーケンシャ
ルにアクセスするような場合にだけ先行ロードを指示す
る命令を用いてメモリアクセスし、そのメモリアクセス
がヒツトするかキャッシュミスするかに拘らず、アクセ
スされた命令に基づいて予測されるアドレスのデータを
先行ロードするので、そのヒツト率を効果的に高めるこ
とかできると云う実用上多大なる効果が奏せられる。

尚、本発明は上述した実施例に限定されるものではない
。例えばキャッシュメモリ３に設定するインヒビットの
情報は、キャッシュメモリ３の内部状態等に応じて設定
すれば良いものである。また先行ロードを許可するアド
レス範囲についても、例えば主記憶装置２に記憶されて
いるデータのメモリマツプ情報等に応じて定めれば良い
。

またキャッシュブロック単位に先行ロードされたキャッ
シュブロックが実際にアクセスされたか否かを示すフラ
グを設け、成るデータブロックの先行ロードを行う為に
別のデータブロックを追い出す必要がある場合、上記フ
ラグ情報に従ってデータの追い出しを行うデータブロッ
クを決定するようにすることも可能である。また同時に
フラグの足っていないウェイの追い出し優先度を高めて
、どのウェイからデータブロックの追い出しを行うかを
決定するようにすることも可能である。

更にはメモリアクセスされたアドレスに基づく先行ロー
ドの対象とするアドレスの予測についても、前述したポ
インタとオフセット値を用いることのみならず、例えば
配列データの構造に基づいて予測決定するようにするこ
とも可能である。その他、本発明はその要旨を逸脱しな
い範囲で種々変形して実施することができる。

［発明の効果コ 以上説明したように本発明によれば、メモリアクセスす
るデータの内容に応じて、先行ロードを指示する命令と
先行ロードを指示しない命令とを使い分け、例えば配列
データをシーケンシャルにアクセスするような場合にの
み、プロセッサが近い将来アクセスすると予測されるア
ドレスのデータをキャッシュメモリに先行ロードする。

しかもプロセッサからの先行ロードを指示する命令が与
えられることをトリガとして、そのメモリアクセスがヒ
ツトするかミスするかに拘らず、予測されたアドレスの
データを先行ロードするものとなっている。この結果、
大量の配列データをシーケンシャルにアクセスするよう
な場合であって、シーケンシャルにアクセスされるデー
タを次々とキャッシュメモリに先行ロードしておくこと
が可能となるので、キャッシュミスの発生を抑えてプロ
セッサの処理効率を効果的に高めることが可能となる等
の実用上多大なる効果か奏せられる。

【図面の簡単な説明】

図は本発明の一実施例に係るキャッシュメモリ装置につ
いて示すもので、第１図は実施例装置の概略構成図、第
２図は実施例装置のキャッシュメモリに設けられる先行
ロード制御の為のレジス夕格納情報を示す図、第３図は
実施例装置の効果を説明するだめのシステム的な処理の
流れを示す図、第４図は先行ロードするデータブロック
のアドレスを予測する為の予測情報の構成例を示す図で
ある。 １・・・プロセッサ、２・・・主記憶装置、３・・・キ
ャッシュメモリ、３ａ・・・メモリ部、３ｂ・・・メモ
リ制御部。

Claims (7)

【特許請求の範囲】
1. （１）プロセッサと主記憶装置との間にキャッシュメモ
   リを設けてなるキャッシュメモリ装置において、 前記プロセッサは、キャッシュメモリをアクセスする命
   令に伴って、キャッシュメモリの先行ロードを指示する
   命令と指示しない命令とを持ち、上記先行ロードを指示
   する命令と共にキャッシュメモリをアクセスする際、先
   行ロードが指示されていることを前記キャッシュメモリ
   に通知する手段を備え、 前記キャッシュメモリは、先行ロードを指示する命令と
   共にアクセスされたとき、前記プロセッサがアクセスす
   ると予測されるアドレスのデータを前記主記憶装置から
   キャッシュメモリに先行ロードすることを特徴とするキ
   ャッシュメモリ装置。
2. （２）キャッシュメモリは、先行ロードを行うか否かを
   指示するモード情報を保持する手段を備え、先行ロード
   を指示する命令と共にアクセスされたとき、上記保持さ
   れたモード情報に従って主記憶装置からキャッシュメモ
   リへの先行ロードを行うか否かを決定することを特徴と
   する請求項（１）に記載のキャッシュメモリ装置。
3. （３）キャッシュメモリは、先行ロードの対象となるア
   ドレス範囲の情報を保持する手段を備え、先行ロードを
   指示する命令と共にアクセスされたとき、予測したアド
   レスが上記保持されたアドレス範囲内にあるときにだけ
   、主記憶装置からキャッシュメモリへの先行ロードを行
   うことを特徴とする請求項（１）に記載のキャッシュメ
   モリ装置。
4. （４）主記憶装置からキャッシュメモリに先行ロードす
   るデータのアドレスは、プロセッサがアクセスするアド
   レスに基づいて予測されることを特徴とする請求項（１
   ）に記載のキャッシュメモリ装置。
5. （５）先行ロードを指示する命令は、そのオペランドに
   ポインタとオフセット値を持ち、プロセッサは上記ポイ
   ンタにより示されるアドレスにアクセスする際、前記オ
   フセット値をキャッシュメモリに通知する手段を備え、
   キャッシュメモリは前記命令によりアクセスされたアド
   レスに前記オフセット値を加えたアドレスを予測アドレ
   スとして先行ロードを行うことを特徴とする請求項（１
   ）に記載のキャッシュメモリ装置。
6. （６）キャッシュメモリは、メモリ領域を分割してなる
   複数のウェイを備え、これらのウェイの中の予め定めら
   れたウェイに対してのみデータの先行ロードを行うこと
   を特徴とする請求項（１）に記載のキャッシュメモリ装
   置。
7. （７）キャッシュメモリは、先行ロードしたデータがア
   クセスされたか否かの情報を保持する手段をキャッシュ
   ブロック毎に持ち、この保持情報に従って先行ロードに
   伴うデータの追い出しを行うキャッシュブロックを決定
   することを特徴とする請求項（１）に記載のキャッシュ
   メモリ装置。