JPH0452905A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｒ産業上の利用分野〕 本発明は、設備機器の自動制御に使用されるプログラマ
ブルコントローラに関し、詳しくはＣＰＵ　（Ｃｅｎｔ
ｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）とｉ　／　
Ｏ（Ｉｎｐｕｔｌｏｕ　ｔｐｕ　ｔ）ユニットとの間で
データ信号の送受信を行う際に要する待ち時間を自動的
に設定するプログラマブルコントローラに関するもので
ある。

〔従来の技術〕

一般ニ、プログラマブルコントローラは、第４図および
第６図に示すように、記憶されたラダプログラムを実行
するＣＩ）Ｕ３１を有した本体ユニット３５と、設備機
器に配設されたアクチュエータやセンサ等に接続される
Ｉ１０ユニット３３・・・とを有しており、上記のセン
サやアクチュエータ等を監視および制御することで、予
め設定された手順で設備機器を作動させるようになって
いる。

上記のＣＰＵ３１とＩ１０ユニット３３・・・とは、信
号ケーブル３４を介して続出信号やデータ信号等を送受
信するようになっており、ＣＰｔＪ３１は、続出信号を
Ｉ１０ユニット３３・・・に送信してＩ１０ユニット３
３・・・からデータ信号を受信するようになっている。

この際、各信号の送受信に要する時間は、信号ケーブル
３４の長さである伝送距Ｒｉｐ−，−ｘ２で決定される
ようになっている。

従って、続出信号は、第５図および第７図に示すように
、ＣＰＵ３１から出力された後、所定時間ｔ１　・ｔ２
を経てＩ１０ユニ７）３３・・・に到達する一方、デー
タ信号は、ｉ１０ユ、ニット３３・・・から出力された
後、所定時間ｔ１　・ｔ２を経てＣＩ）　ｔＪ　３１に
到達することになる。

ところで、ＣＰＵ３１が読出信号を出力してからデータ
信号を受信するまでの遅延時間は、ＣＰＩＪ３１の動作
速度と比較して無視できない場合がある。この場合には
、遅延時間を補償する待ち時間が設定される必要があり
、この待ち時間は、ＣＰＵ３１がデータ信号を誤りなく
受信できるように、所定時間ｔ＋’ｔｚの２倍の遅延時
間よりも長く設定されるようになっている。従って、従
来のプログラマブルコントローラは、信号の送受信を常
に確実なものとするため、仕様上許容される最大の伝送
距離に要する遅延時間に対応させた待ち時間に設定され
ている。

［発明が解決しようとする課題］ しかしながら、Ｌ記従来のプログラマブルコントロ−ラ
では、スキャンタイムが待ち時間で固定されているため
、より高速で制御できる場合があるにも関わらず、一定
の速度でのみ制御できるだけである。

即ち、遅延時間は、伝送距離に比例しており、この伝送
距離を決定する信号ケーブル３４の長さは、プログラマ
ブルコントローラが配設される配電盤の大きさや形状等
で異なったものになっている。従って、遅延時間は、プ
ログラマブルコントローラの配設される状態で異なった
ものになり、信号ケーブル３４が短くなるに伴って短縮
化されることになる。

ところが、従来のプログラマブルコントローラは、待ち
時間が仕様上許容される最大の伝送距離に要する遅延時
間に対応して設定されており、信号ケーブル３４が短い
場合には、無駄な待ち時間が発生することになる。そし
て、この無駄な待ち時間の発生は、より高速な制御が要
求されるプログラマブルコントローラにとって重大な問
題となっている。

従って、本発明においては、各伝送距離の遅延時間に対
応した待ち時間とすることで、上記の無駄な待ち時間を
除去することができるプログラマブルコントローラを提
供することを目的としている。

〔課題を解決するための手段〕

本発明に係るプログラマブルコントローラは、上記課題
を解決するために、ＣＰＵを有する制御手段と入出力手
段であるＩ１０ユニットとが任意の長さの信号ケーブル
を介して接続されたものであり、上記制御手段は、信号
の送受信に要する遅延時間を補償する待ち時間の経過後
に入出力手段から出力されたデータ信号等の信号の読み
取り動作を実行するプログラマブルコントローラにおい
て、 上記制御手段は、遅延時間を計数し、この計数値を基に
して待ち時間を設定可能な待ち時間設定手段である時間
設定領域が形成されたＲＡＭ（Ｒａｓ＋ｄｏｍ　Ａｃｃ
ｅｓｓ　Ｍｅｍｏｒｙ）を有していることを特徴として
いる。

〔作　用〕

上記の構成によれば、信号の送受信に要する遅延時間は
、制御手段と入出力手段とが任意の長さの信号ケーブル
を介して接続されており、信号を送受信する際の伝送距
離が信号ケーブルの長さで決定されるため、プログラマ
ブルコントローラが配設される状態により異なったもの
となっている。

この際、制御手段は、待ち時間設定手段を有しており、
この待ち時間設定手段は、遅延時間を計数し、この計数
値を基にして待ち時間を設定している。従って、制御手
段は、入出力手段からの信号を受信して読み取り動作を
開始するまでの無駄な時間を除去した待ち時間で動作す
ることになる。これにより、プログラマブルコントロー
ラは、配設される状態に応じて最適なスキャンタイムに
設定されることから、より高速に制御することが可能に
なる。

〔実施例〕

本発明の一実施例を第１図ないし第３図に基づいて説明
すれば、以下の通りである。

本実施例に係るプログラマブルコントローラは、第２図
に示すように、ラダープログラムを解析して実行する制
御手段であるＣＰＵＩを備えた本体ユニット５と、設備
機器に配設されたアクチュエータやセンサ等に接続され
る入出力手段であるＩ１０ユニット３・・・とを有して
おり、上記のセンサやアクチュエータ等を監視および制
御することで、予め設定された手順で設備機器を作動さ
せるようになっている。そして、各Ｉ１０ベース２・６
・７に例えば５個単位で組み付けられたＩ１０ユニット
３・・・は、信号ケーブル４を介してＣＰＵ１に接続さ
れており、信号ケーブル４は、ＣＰＵ１およびＩ１０ユ
ニット３・・・から出力される続出信号やデータ信号等
の各種の信号を送受信するようになっている。

上記の信号ケーブル４は、第１図に示すように、選択信
号を送信する選択信号用ケーブル４ａと、続出信号を送
信する続出信号用ケーブル４ｂと、データ信号を送信す
る複数（ｎ）のデータ信号用ケーブル４ｃとを有してお
り、これらの各ケーブル４ａ・４ｂ・４ｃは、プルアッ
プ状態にされている。

上記の選択信号用ケーブル４ａおよび続出信号用ケーブ
ル４ｂは、ＣＰＵＩとＩ１０ユニット３の選択回路９と
に接続さ、れており、この選択回路９は、バッファ回路
８・１１のＬアクティブのゲート端子８ａ・ｌｌａに接
続されている。そして、選択回路９は、選択信号と続出
信号とが入力された際にゲート端子８ａにＬレベルを印
加する一方、続出信号のみが入力された際にゲート端子
１１ａにＬレベルを印加するようになっている。

上記の一方のバッファ回路８は、入力側がＧＮＤに接続
されている一方、出力側がデータ信号用ケーブル４ｃに
接続されており、ゲート端子８ａがＬレベルにされた際
に、出力側を入力側と同じＬレベルにすることでＬレベ
ルの応答信号を出力するようになっている。また、他方
のバッファ回路１１は、入力側が図示しないデータ端子
等に接続されている一方、出力側がデータ信号用ケーブ
ル４ｃを介してＣＰＵＩに接続されており、ゲート端子
１１ａがＬレベルにされた際に、入力側のデータ信号を
出力するようになっている。

上記の応答信号が入力されるＣＰＵ　１には、待ち時間
を設定する時間設定領域が形成された図示しない待ち時
間設定手段であるＲＡＭが接続されており、この時間設
定領域には、ＣＰＵＩが続出信号を出力してから応答信
号を受信するまでの時間となる計数値が書き込まれるよ
うになっている。

上記の構成において、プログラマブルコントローラの動
作について以下に説明する。

第２図に示すように、ＣＰＵＩに複数のＩ１０ベース２
・６・７のＩ１０ユニット３・・・が信号ケーブル４を
介して接続されている場合、ＣＰＵＩは、各Ｉ１０ベー
ス２・６・７のＩ１０ユニット３・・・を順にスキャン
している。この際、ＣＰＵ　１は、各Ｉ１０ベース２・
６・７の先頭のＩ１０ユニット３・・からデータ信号を
受信する場合、第３図に示すように、選択信号と続出信
号とを第１図の選択回路９に出力する。これと同時に、
ＣＰＵ１は、図示しないＲＡＭに形成された時間設定領
域をクリアし、この時間設定領域を用いて計数を開始す
ることになる。

上記の各信号を受信した選択回路９は、バッファ回路１
１のゲート端子１１ａをＨレベルに保持すると共に、バ
ッファ回路８のゲート端子８ａにＬレベルを印加する。

従って、バッファ回路１１は、遮断状態となるため出力
側がハイインピーダンスとなる一方、バッファ回路８は
、出力側が入力側と同じＬレベルの応答信号を出力する
ことになる。これにより、両バッファ回路８・１１に接
続されたデータ信号用ケーブル４ｃには、バッファ回路
８からの応答信号が入力されることになる。

上記の応答信号は、データ信号用ケーブル４ｃを介して
ＣＰＵＩに送信される。ＣＰＵＩは、応答信号の受信と
同時に時間設定領域の計数を停止し、時間設定領域に記
憶された計数値を遅延時間Ｔとして認識することになる
。そして、上記の計数値は、同一のＩ１０ベース２・６
・７のＩ１０ユニット３・・・からデータ信号を受信す
る際のＣＰＵｌの待ち時間として使用されることになる
。

尚、Ｉ１０ベース２・６・７内の信号の送受信に要する
時間は、信号ケーブル４を介した信号の送受信に要する
時間と比較して無視できる程短いため、待ち時間は、同
一のＩ１０ベース２・６・７に組み付けられた全てのＩ
１０ユニット３・・・について適応することが可能であ
る。

上記の計数値を基にした待ち時間が設定されると、ＣＰ
Ｕ１から読出信号が出力される。この続出信号は、選択
回路９で受信され、選択回路９は、バッファ回路１１の
ゲート端子１１ａにＬレベルを印加すると共に、バッフ
ァ回路８のゲート端子８ａにＨレベルを印加することに
なる。従って、バッファ回路８は、ハイインピーダンス
となる一方、バッファ回路１１は、データ信号をデータ
信号用ケーブル４Ｃを介してＣＰＵＩに送信することに
なる。

この際、ＣＰＵＩは、上記の計数値Ｔを基にして設定さ
れた待ち時間が経過するまで読み取り動作を停止してい
る。これにより、データ信号の読み取り動作は、データ
信号の入力と略同時に実行されることになる。そして、
Ｌ記の待ち時間を設定し、待ち時間の経過後にデータ信
号を読み取る動作は、各Ｉ１０ヘース２・６・７の先頭
のＩ１０ユニット３・・からデータ信号を受信する毎に
実行されることになる。

このように、本実施例のプログラマブルコントローラは
、続出信号を送信してからデータ信号を受信するまでの
遅延時間を計数し、この計数値を基にして待ち時間を設
定するようになっている。

従って、第２図に示すように、ＣＰ　Ｕ　１が複数のＩ
１０ヘース２・６・７（７）Ｉｌｏ、：ｌニット３・・
・からデータ信号を受信する場合には、各Ｉ１０ベース
２・６・７に接続された信号ケーブル４で決定される伝
送距離り、・Ｌ２　・Ｌ３の遅延時間に対応した待ち時
間が設定されることになり、待ち時間の無駄が省略され
ることになる。そして、この無駄が省略された待ち時間
で読み取り動作を行うプログラマブルコントローラは、
各Ｉ１０ユニット３・・・へアクセスするスキャンタイ
ムを短縮化することか可能になり、ひいては設備機器を
より高速に制御することが可能になっている。

［発明の効果］ 本発明に係るプログラマブルコントローラは、以上のよ
うに、制御手段が遅延時間を計数し、この計数値を基に
して待ち時間を設定可能な待ち時間設定手段を有してい
る構成である。

これにより、待ち時間設定手段が遅延時間を計数し、こ
の計数値を基にして待ち時間を設定するため、入出力手
段からの信号を受信して読み取り動作を開始するまでの
無駄な時間を除去した待ち時間で制御手段が動作するこ
とになり、結果としてプログラマブルコントローラの配
設される状態に応じて最適なスキャンタイムが設定され
ることから、より高速に設備機器を制御することが可能
になるという効果を奏する。

【図面の簡単な説明】

第１図ないし第３図は、本発明の一実施例を示すもので
ある。 第１図は、信号ケーブルを介して接続されたＣＰＵおよ
びＩ１０ユニットのブロック図である。 第２図は、プログラマブルコントローラの概略構成図で
ある。 第３図は、プログラマブルコントローラの各信号のタイ
ミングチャートである。 第４図ないし第７図は、従来例を示１ものである。 第４図は、プログラマブルコントローラの概略構成図で
ある。 第５図は、プログラマブルコントローラの各信号のタイ
ミングチャートである。 第６図は、プログラマブルコントローラの概略構成図で
ある。 第７図は、プログラマブルコントローラの各信号のタイ
ミングチャートである。 ｌはＣＰｔＪ　（制御手段）、２・６・７は１１０ベー
ス、３はＩ１０ユニット（入出力手段）１，４は信号ケ
ーブル、４ａは選択信号用ケーブル、４ｂは続出信号用
ケーブル、４ｃはデータ信号用ケ−プル、５は本体ユニ
ット、８・１１はバンファ回路、 ａ ■ ａはゲート端子である。

Claims (1)

1. 【特許請求の範囲】 １、制御手段と入出力手段とが任意の長さの信号ケーブ
   ルを介して接続されたものであり、上記制御手段は、信
   号の送受信に要する遅延時間を補償する待ち時間の経過
   後に入出力手段から出力された信号の読み取り動作を実
   行するプログラマブルコントローラにおいて、 上記制御手段は、遅延時間を計数し、この計数値を基に
   して待ち時間を設定可能な待ち時間設定手段を有してい
   ることを特徴とするプログラマブルコントローラ。