JPH0453005Y2 - - Google Patents
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- JPH0453005Y2 JPH0453005Y2 JP1986005422U JP542286U JPH0453005Y2 JP H0453005 Y2 JPH0453005 Y2 JP H0453005Y2 JP 1986005422 U JP1986005422 U JP 1986005422U JP 542286 U JP542286 U JP 542286U JP H0453005 Y2 JPH0453005 Y2 JP H0453005Y2
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- JP
- Japan
- Prior art keywords
- led array
- led
- circuit
- order
- light emission
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- 230000001174 ascending effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Landscapes
- Dot-Matrix Printers And Others (AREA)
- Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
この考案は、駆動回路付LED（Ligbt Emitted
Diode）アレイすなわちLEDアレイヘツドの制御
回路に関するものである。
Diode）アレイすなわちLEDアレイヘツドの制御
回路に関するものである。
電子写真方式のプリンタに用いられるLEDア
レイヘツドにおいて、LEDアレイの発光部の分
解能がそのまま印字の分解能となるが、電子写真
方式のプリンタの印字分解能が一般的に10ドツ
ト／mmと高いため、発光部の配列ピツチは0.1mm
という小さな値となる。その一方、LEDアレイ
駆動回路はICとして構成されているが、技術上
の問題から、LEDアレイと同一の材料で作るこ
とができず、両者をワイヤホンデイング等で接続
する必要があるが、これは、前記理由から非常に
高密度のものとなる。
レイヘツドにおいて、LEDアレイの発光部の分
解能がそのまま印字の分解能となるが、電子写真
方式のプリンタの印字分解能が一般的に10ドツ
ト／mmと高いため、発光部の配列ピツチは0.1mm
という小さな値となる。その一方、LEDアレイ
駆動回路はICとして構成されているが、技術上
の問題から、LEDアレイと同一の材料で作るこ
とができず、両者をワイヤホンデイング等で接続
する必要があるが、これは、前記理由から非常に
高密度のものとなる。
そこで、一般的には、第５図に示す様に、
LEDアレイの電極を一ドツトおきに両側に取出
して、配線の密度を半分にする方法がとられる。
第５図において４１ａ〜４１ｅは電極の一端で、
４２ａ〜４２ｅは発光部、４３はLEDアレイ本
体であり全発光部の共通電極としてGND等に接
続されている。
LEDアレイの電極を一ドツトおきに両側に取出
して、配線の密度を半分にする方法がとられる。
第５図において４１ａ〜４１ｅは電極の一端で、
４２ａ〜４２ｅは発光部、４３はLEDアレイ本
体であり全発光部の共通電極としてGND等に接
続されている。
ところで、LEDアレイヘツドの発光部の数は
数千ドツトと非常に大きな値となるため、発光デ
ータはシリアルに入力されることになる。第６図
は、LEDアレイ駆動回路の構成を示したもので、
図において５１はシフトレジスタ、５２はシフト
レジスタの出力を保持するラツチ、５３はラツチ
の出力によりLEDをON、OFFするドライバ回路
である。入力データDIは、クロツク入力CKによ
りシフトレジスタ５１内に取り込まれ内部をシフ
トしていき、DOから出力される。ラツチ５２は
LS信号によりシフトレジスタ５１がデータで満
たされた時、その出力をラツチし、ドライバ回路
５３はDR信号によりラツチの出力に従い、LED
をON、OFFする。また、駆動回路は、一つで数
十ドツト程度分の大きさしかないため、LEDア
レイヘツドでは数十〜百数十個用いられており、
DO端子は、次の駆動回路のDI端子と接続される
ことになる。
数千ドツトと非常に大きな値となるため、発光デ
ータはシリアルに入力されることになる。第６図
は、LEDアレイ駆動回路の構成を示したもので、
図において５１はシフトレジスタ、５２はシフト
レジスタの出力を保持するラツチ、５３はラツチ
の出力によりLEDをON、OFFするドライバ回路
である。入力データDIは、クロツク入力CKによ
りシフトレジスタ５１内に取り込まれ内部をシフ
トしていき、DOから出力される。ラツチ５２は
LS信号によりシフトレジスタ５１がデータで満
たされた時、その出力をラツチし、ドライバ回路
５３はDR信号によりラツチの出力に従い、LED
をON、OFFする。また、駆動回路は、一つで数
十ドツト程度分の大きさしかないため、LEDア
レイヘツドでは数十〜百数十個用いられており、
DO端子は、次の駆動回路のDI端子と接続される
ことになる。
この、両者の構成より、LED駆動回路とLED
アレイを接続する際の方法により、LEDアレイ
ヘツドには以下の２つの構成が考えられる。
アレイを接続する際の方法により、LEDアレイ
ヘツドには以下の２つの構成が考えられる。
１ 駆動回路をLEDアレイの片側に配置し、両
者ののつている基板を多層構造とする。
者ののつている基板を多層構造とする。
２ 駆動回路をLEDアレイの両側に配置し、両
者ののつている基板は一層構造とする。駆動回
路はすべて同一構造とする。
者ののつている基板は一層構造とする。駆動回
路はすべて同一構造とする。
第７図は、特開昭57−74166号公報に示された、
1.の場合の例を示すものであり、図において６１
はLEDアレイ、６２及び６３は駆動回路、６４
は両者をのせた多層基板であり、６５は６４上に
形成された外部との接続のための配線である。第
８図は、第７図をＡ−Ａ線にて切断した断面図を
表わしており、図において、７１〜７３は基板上
にある一層めの配線、７４は第一層と第２層を分
ける絶縁層、７５〜７８は第２層の配線、７９〜
８４は６１〜６３を接続するワイヤである。
1.の場合の例を示すものであり、図において６１
はLEDアレイ、６２及び６３は駆動回路、６４
は両者をのせた多層基板であり、６５は６４上に
形成された外部との接続のための配線である。第
８図は、第７図をＡ−Ａ線にて切断した断面図を
表わしており、図において、７１〜７３は基板上
にある一層めの配線、７４は第一層と第２層を分
ける絶縁層、７５〜７８は第２層の配線、７９〜
８４は６１〜６３を接続するワイヤである。
駆動回路６２は第２層部の配線７６を用いて、
６１〜８０により一対一に接続されており、配線
７８を用いて他の駆動回路または外部と接続され
る。また、駆動回路６３は基板上に形成された配
線７１がLEDアレイ６１と駆動回路６２の下を
通つており、これによりワイヤ７９でLEDアレ
イ６１と一対一に接続される。この構成によつて
駆動回路６２は例えば発光部の偶数番を駆動し、
駆動回路６３は、それに対して奇数番の発光部を
駆動することになる。また、発光データは、いず
れの駆動回路に対しても、番号の若い方から入力
することになる。
６１〜８０により一対一に接続されており、配線
７８を用いて他の駆動回路または外部と接続され
る。また、駆動回路６３は基板上に形成された配
線７１がLEDアレイ６１と駆動回路６２の下を
通つており、これによりワイヤ７９でLEDアレ
イ６１と一対一に接続される。この構成によつて
駆動回路６２は例えば発光部の偶数番を駆動し、
駆動回路６３は、それに対して奇数番の発光部を
駆動することになる。また、発光データは、いず
れの駆動回路に対しても、番号の若い方から入力
することになる。
以上のように、LEDアレイヘツドを方式１で
構成すると、発光データを若い順に入れられる利
点はあるが、LEDアレイヘツドが多量の熱を出
すため、LEDをのせた基板は、一般的な基板で
はなく、熱導電性の高い特殊基板でなければなら
ないことから、基板を多層構造にすることは、製
造工程を増しコスト及び信頼性を悪化させるとい
う問題点があつた。
構成すると、発光データを若い順に入れられる利
点はあるが、LEDアレイヘツドが多量の熱を出
すため、LEDをのせた基板は、一般的な基板で
はなく、熱導電性の高い特殊基板でなければなら
ないことから、基板を多層構造にすることは、製
造工程を増しコスト及び信頼性を悪化させるとい
う問題点があつた。
この考案は上記のような問題点を解消するため
になされたもので、LEDアレイののつた基板を
一層構造とし、LEDアレイの両側に、同一の駆
動回路を配置したLEDアレイヘツドを駆動する
回路を得ることを目的とする。
になされたもので、LEDアレイののつた基板を
一層構造とし、LEDアレイの両側に、同一の駆
動回路を配置したLEDアレイヘツドを駆動する
回路を得ることを目的とする。
この考案に係る制御回路は、発光データを一担
内部に蓄え、その順序を並び換え、LEDアレイ
ヘツドに発光データを書込むようにしたものであ
る。
内部に蓄え、その順序を並び換え、LEDアレイ
ヘツドに発光データを書込むようにしたものであ
る。
この考案における制御回路は、発光データを読
出す際に、排他的論理和素子を用いて、読出し順
序を書込み順序と違え、LEDアレイの両側の
LEDアレイ駆動回路に異なるクロツクを与え、
発光データを両側の駆動回路に振り分けて入力す
る。
出す際に、排他的論理和素子を用いて、読出し順
序を書込み順序と違え、LEDアレイの両側の
LEDアレイ駆動回路に異なるクロツクを与え、
発光データを両側の駆動回路に振り分けて入力す
る。
以下、この考案の一実施例を図について説明す
る。第１図は、本考案の回路のブロツク図であ
り、図において１はRAMの読出しアドレスを指
定する順序回路であり、２はRAMへの書込みア
ドレスを指定する順序回路であり、３，４は
RAMへ送るアドレスを１によるものか２による
ものか切換えるセレクタ、５，６は発光データを
一担たくわえるRAMであり、７は１の信号より
LEDアレイヘツド用のクロツク信号を作る組合
わせ回路、８はセレクタ３，４の状能を切換える
1bitのフイリツプフロツプ、９は出力データを切
換えるセレクタである。第２図は第１図の読み出
しアドレス用順序回路１、書込みアドレス用順序
回路２、組合わせ回路７の詳細であり、第３図に
示すLEDアレイヘツドを制御するためのもので
ある。第２図において、１１，１２は4bitのバイ
ナリカウンタ、１３，１４は排他的論理和素子、
１５は否定素子、１６は論理積素子である。第３
図はLEDアレイヘツドの全ドツト数が8bitとした
本動作説明のための簡略モデルを示している。図
において、２１はLEDアレイ、２２，２３は
LEDアレイ駆動回路、２４，２５はLEDアレイ
と駆動回路とを接続するワイヤを示している。第
４図に、本回路の動作のタイムチヤートを示す。
る。第１図は、本考案の回路のブロツク図であ
り、図において１はRAMの読出しアドレスを指
定する順序回路であり、２はRAMへの書込みア
ドレスを指定する順序回路であり、３，４は
RAMへ送るアドレスを１によるものか２による
ものか切換えるセレクタ、５，６は発光データを
一担たくわえるRAMであり、７は１の信号より
LEDアレイヘツド用のクロツク信号を作る組合
わせ回路、８はセレクタ３，４の状能を切換える
1bitのフイリツプフロツプ、９は出力データを切
換えるセレクタである。第２図は第１図の読み出
しアドレス用順序回路１、書込みアドレス用順序
回路２、組合わせ回路７の詳細であり、第３図に
示すLEDアレイヘツドを制御するためのもので
ある。第２図において、１１，１２は4bitのバイ
ナリカウンタ、１３，１４は排他的論理和素子、
１５は否定素子、１６は論理積素子である。第３
図はLEDアレイヘツドの全ドツト数が8bitとした
本動作説明のための簡略モデルを示している。図
において、２１はLEDアレイ、２２，２３は
LEDアレイ駆動回路、２４，２５はLEDアレイ
と駆動回路とを接続するワイヤを示している。第
４図に、本回路の動作のタイムチヤートを示す。
本回路に取り込まれた発光データは、フリツプ
フロツプ８の状態によりRAM５またはRAM６
に、書込みアドレス用順序回路２によつて決めら
れる順序すなわち、低アドレスより順に書込まれ
る。いまRAM５に書込まれるとすると、アドレ
ス・セレクタ３は書込みアドレス用順序回路２の
アドレスを選択しており、アドレス・セレクタ４
は読み出しアドレス用順序回路１のアドレスを選
択している。またデータセレクタ９はRAM５か
らの出力をDIとして出力しており、RAM５から
読出されたデータがLEDヘツドに入ることにな
る。この時の読出し順序は、第４図Ｒ０〜２に示
す様になつている。また組合せ回路７により作ら
れたCK１，CK２が第４図に示すタイミングで発
生することから、LEDアレイ駆動素子２３には 〔０，２，４，６〕 ２２には 〔７，５，３，１〕 のアドレスのデータ、すなわちその番号に対応す
るデータがこの順序で書込まれ、LEDアレイは、
その発光部の番号と対応する、発光データにより
駆動されることになる。
フロツプ８の状態によりRAM５またはRAM６
に、書込みアドレス用順序回路２によつて決めら
れる順序すなわち、低アドレスより順に書込まれ
る。いまRAM５に書込まれるとすると、アドレ
ス・セレクタ３は書込みアドレス用順序回路２の
アドレスを選択しており、アドレス・セレクタ４
は読み出しアドレス用順序回路１のアドレスを選
択している。またデータセレクタ９はRAM５か
らの出力をDIとして出力しており、RAM５から
読出されたデータがLEDヘツドに入ることにな
る。この時の読出し順序は、第４図Ｒ０〜２に示
す様になつている。また組合せ回路７により作ら
れたCK１，CK２が第４図に示すタイミングで発
生することから、LEDアレイ駆動素子２３には 〔０，２，４，６〕 ２２には 〔７，５，３，１〕 のアドレスのデータ、すなわちその番号に対応す
るデータがこの順序で書込まれ、LEDアレイは、
その発光部の番号と対応する、発光データにより
駆動されることになる。
以上では、LEDアレイヘツドは８ドツト構成
として説明したが、数千ドツトのLEDアレイヘ
ツドに対しても１〜６までのアドレス巾を広げれ
ば、同じことができる。
として説明したが、数千ドツトのLEDアレイヘ
ツドに対しても１〜６までのアドレス巾を広げれ
ば、同じことができる。
なお、上記の制御回路は、LEDアレイヘツド
と同様な構成となるサーマルヘツドの制御回路と
しても適用できる。
と同様な構成となるサーマルヘツドの制御回路と
しても適用できる。
以上のように、本制御回路によれば、LEDア
レイヘツドの発光データの書込順序を入れ換える
ことにより、LEDアレイヘツドの構造を簡単に
でき、LEDアレイヘツドのコストを下げ、信頼
性を上げる効果がある。
レイヘツドの発光データの書込順序を入れ換える
ことにより、LEDアレイヘツドの構造を簡単に
でき、LEDアレイヘツドのコストを下げ、信頼
性を上げる効果がある。
第１図は、この考案の一実施例のブロツク図で
あり、第２図は、その詳細図である。第３図は、
簡略化したLEDアレイヘツドのモデルであり、
第４図は、本回路の動作のタイムチヤートであ
る。第５図は、LEDアレイの構成を、第６図は
LEDアレイ駆動回路の構成を示している。第７
図は、従来のLEDアレイヘツドの構成を、第８
図は第７図の断面図を示している。 １は読出しアドレス用順序回路、２は書込みア
ドレス用順序回路、３，４はアドレス・セレク
タ、５，６はRAM、７は組合わせ回路、８は１
ビツトのフイリツプフロツプ、９はデータセレク
タ、１１，１２は４ビツトバイナリカウンタ、１
３，１４は排他的論理和素子、１５は否定素子、
１６，１７は論理積素子、２１はLEDアレイ、
２２，２３はLEDアレイ駆動素子、２４，２５
はワイヤ、４１ａ，４１ｅはLEDの電極、４２
ａ〜４２ｅはLEDアレイの発光部、４３はLED
アレイ本体、５１はシフトレジスタ、５２はラツ
チ、５３はドライブ回路、６１はLEDアレイ、
６２，６３はLED駆動回路、６４はLEDアレイ
ヘツド基板、６５は基板上の配線、７１〜７３は
基板上の第一層配線、７４は絶縁層、７５，７８
は第二層配線、７９〜８４はワイヤである。
あり、第２図は、その詳細図である。第３図は、
簡略化したLEDアレイヘツドのモデルであり、
第４図は、本回路の動作のタイムチヤートであ
る。第５図は、LEDアレイの構成を、第６図は
LEDアレイ駆動回路の構成を示している。第７
図は、従来のLEDアレイヘツドの構成を、第８
図は第７図の断面図を示している。 １は読出しアドレス用順序回路、２は書込みア
ドレス用順序回路、３，４はアドレス・セレク
タ、５，６はRAM、７は組合わせ回路、８は１
ビツトのフイリツプフロツプ、９はデータセレク
タ、１１，１２は４ビツトバイナリカウンタ、１
３，１４は排他的論理和素子、１５は否定素子、
１６，１７は論理積素子、２１はLEDアレイ、
２２，２３はLEDアレイ駆動素子、２４，２５
はワイヤ、４１ａ，４１ｅはLEDの電極、４２
ａ〜４２ｅはLEDアレイの発光部、４３はLED
アレイ本体、５１はシフトレジスタ、５２はラツ
チ、５３はドライブ回路、６１はLEDアレイ、
６２，６３はLED駆動回路、６４はLEDアレイ
ヘツド基板、６５は基板上の配線、７１〜７３は
基板上の第一層配線、７４は絶縁層、７５，７８
は第二層配線、７９〜８４はワイヤである。
Claims (1)
- 複数の発光部を一列に有し、その一電極側の端
子を発光部列の両側に交互に取出したLEDアレ
イと、その両側に、LEDアレイを駆動する回路
とを配置したLEDアレイヘツドに対して、LED
アレイヘツドに書き込むデータを一旦メモリへ書
き込み、その読み出しの順序を書き込み順序と違
えて、LEDアレイヘツドの書込みデータの並び
換えを行なうとともに、LEDアレイの両側の
LED駆動回路に異なるクロツク信号を与えるこ
とにより、LEDアレイの一方の側の駆動回路に
偶数番めの発光データを昇順（または降順）に、
LEDアレイの反対側の駆動回路に奇数番めの発
光データを前記偶数番めの発光データが昇順の場
合には降順に前記偶数番めの発光データが降順の
場合には昇順に書き込むことを特徴とするLED
アレイヘツド制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986005422U JPH0453005Y2 (ja) | 1986-01-18 | 1986-01-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986005422U JPH0453005Y2 (ja) | 1986-01-18 | 1986-01-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62118465U JPS62118465U (ja) | 1987-07-28 |
| JPH0453005Y2 true JPH0453005Y2 (ja) | 1992-12-14 |
Family
ID=30786993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986005422U Expired JPH0453005Y2 (ja) | 1986-01-18 | 1986-01-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453005Y2 (ja) |
-
1986
- 1986-01-18 JP JP1986005422U patent/JPH0453005Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62118465U (ja) | 1987-07-28 |
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