JPH0453035B2 - - Google Patents
Info
- Publication number
- JPH0453035B2 JPH0453035B2 JP59175392A JP17539284A JPH0453035B2 JP H0453035 B2 JPH0453035 B2 JP H0453035B2 JP 59175392 A JP59175392 A JP 59175392A JP 17539284 A JP17539284 A JP 17539284A JP H0453035 B2 JPH0453035 B2 JP H0453035B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- output
- clock
- change
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/033—Monostable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/355—Monostable circuits
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置におけるアドレス信
号の変化に応答してクロツクを発生する回路など
に有用な、複数個の入力信号の中の変化に応答し
て一定の幅のパルスを発生するパルス発生回路に
関する。
号の変化に応答してクロツクを発生する回路など
に有用な、複数個の入力信号の中の変化に応答し
て一定の幅のパルスを発生するパルス発生回路に
関する。
アドレス信号が変るときそれを示すクロツク
（アドレスチエンジクロツク）を発生することが、
スタテイツクメモリなどで必要になつている。ダ
イナミツクメモリでは本質的にクロツクが必要で
あるが、スタテイツクメモリはクロツクが必要で
ないのが特徴であるが、アクセスタイムを小にす
る等の目的でクロツクが使われ出している。即ち
スタテイツクメモリのセルをアクセスするときビ
ツト線対を一時的に短絡して同電位にし、それか
らセル記憶データに従うＨ（ハイ）、Ｌ（ロー）状
態に変化させた方が、前回読出し記憶データによ
るＨ，Ｌ状態から今回読出し記憶データによる
Ｈ，Ｌ状態へ変える場合よりアクセスタイムが小
になるので、上記短絡をクロツクにより行なうよ
うにしている。センスアンプについても同様で、
リセツトして今回読出しデータに対する応答を速
めている。
（アドレスチエンジクロツク）を発生することが、
スタテイツクメモリなどで必要になつている。ダ
イナミツクメモリでは本質的にクロツクが必要で
あるが、スタテイツクメモリはクロツクが必要で
ないのが特徴であるが、アクセスタイムを小にす
る等の目的でクロツクが使われ出している。即ち
スタテイツクメモリのセルをアクセスするときビ
ツト線対を一時的に短絡して同電位にし、それか
らセル記憶データに従うＨ（ハイ）、Ｌ（ロー）状
態に変化させた方が、前回読出し記憶データによ
るＨ，Ｌ状態から今回読出し記憶データによる
Ｈ，Ｌ状態へ変える場合よりアクセスタイムが小
になるので、上記短絡をクロツクにより行なうよ
うにしている。センスアンプについても同様で、
リセツトして今回読出しデータに対する応答を速
めている。
アドレス信号の変化を示すクロツクの発生は従
来、各々のアドレスビツトの変化により発生させ
たパルスの論理和を取ることにより得ている。メ
モリアドレス信号は1Kで10ビツト、2Kで１ビツ
ト…などとなり、各ビツトはアドレスインバータ
で該ビツトAiとその反転（ｉ＝０，１，２，
……）が作られ、これらがデコーダに入ってワー
ド線またはビツト線の選択信号になるが、上記パ
ルスの発生回路はパルスの必要な各ビツトのアド
レスインバータに設けられ、それより上記論理和
を求めるオアゲートへ該パルスを供給する。
来、各々のアドレスビツトの変化により発生させ
たパルスの論理和を取ることにより得ている。メ
モリアドレス信号は1Kで10ビツト、2Kで１ビツ
ト…などとなり、各ビツトはアドレスインバータ
で該ビツトAiとその反転（ｉ＝０，１，２，
……）が作られ、これらがデコーダに入ってワー
ド線またはビツト線の選択信号になるが、上記パ
ルスの発生回路はパルスの必要な各ビツトのアド
レスインバータに設けられ、それより上記論理和
を求めるオアゲートへ該パルスを供給する。
しかしながら、このようにして発生されるクロ
ツクは立上がり時点、特に立下り時点にバラつき
があり、クロツク幅が変るという問題がある。こ
れは、アドレスインバータ従つて上記パルス発
生回路はメモリチツプのある範囲に亘つて存在
し、それらより共通のオアゲートへ配線されるた
め、配線長がそれぞれ異なり、出力パルスが該オ
アゲートへ到達するタイミングが微小ながらずれ
る、また個々のパルス発生回路が出力するパル
スの幅は必ずしも同一ではないので、どのアドレ
スビツトが変つたかによりクロツク幅、クロツク
立下りタイミングが変る、アドレスビツトは一
時に複数個変る場合もあるが、この場合は複数個
のパルスのオアとなり、クロツク幅が広がる傾向
がある、等による。
ツクは立上がり時点、特に立下り時点にバラつき
があり、クロツク幅が変るという問題がある。こ
れは、アドレスインバータ従つて上記パルス発
生回路はメモリチツプのある範囲に亘つて存在
し、それらより共通のオアゲートへ配線されるた
め、配線長がそれぞれ異なり、出力パルスが該オ
アゲートへ到達するタイミングが微小ながらずれ
る、また個々のパルス発生回路が出力するパル
スの幅は必ずしも同一ではないので、どのアドレ
スビツトが変つたかによりクロツク幅、クロツク
立下りタイミングが変る、アドレスビツトは一
時に複数個変る場合もあるが、この場合は複数個
のパルスのオアとなり、クロツク幅が広がる傾向
がある、等による。
ところでどのアドレスが変つたかによりクロツ
ク幅が変るのは好ましくなく、上記リセツト用な
どにはクロツクは一定幅、一定タイミングである
ことが望まれる。本発明はかゝる要求を満たし得
るパルス発生回路を提供しようとするものであ
る。
ク幅が変るのは好ましくなく、上記リセツト用な
どにはクロツクは一定幅、一定タイミングである
ことが望まれる。本発明はかゝる要求を満たし得
るパルス発生回路を提供しようとするものであ
る。
本発明は、入力信号の変化に応答してパルスを
発生する複数個の信号変化検出回路PG1，PG2，
…と、各信号変化検出回路の出力を受けて、前記
入力信号のいずれかに変化があれば出力を変化さ
せるゲート回路CGと、該ゲート回路の変化した
出力をラツチするラツチ回路Q3，Q4，Q7と、前
記ゲート回路の出力変化から一定時間後に該ラツ
チ回路をリセツトする手段Q31〜Q34，Q8，Ｃ，
Ｒと、前記ゲート回路の出力が変化してから前記
ラツチ回路がリセツトされるまでの間、前記ゲー
ト回路の動作を禁止する手段Q9，Q10とを具備す
ることを特徴とするものである。次に実施例を参
照しながら構成、作用を説明する。
発生する複数個の信号変化検出回路PG1，PG2，
…と、各信号変化検出回路の出力を受けて、前記
入力信号のいずれかに変化があれば出力を変化さ
せるゲート回路CGと、該ゲート回路の変化した
出力をラツチするラツチ回路Q3，Q4，Q7と、前
記ゲート回路の出力変化から一定時間後に該ラツ
チ回路をリセツトする手段Q31〜Q34，Q8，Ｃ，
Ｒと、前記ゲート回路の出力が変化してから前記
ラツチ回路がリセツトされるまでの間、前記ゲー
ト回路の動作を禁止する手段Q9，Q10とを具備す
ることを特徴とするものである。次に実施例を参
照しながら構成、作用を説明する。
第１図は本発明の実施例を示す。A0，A1，
A2，……はメモリアドレスの各ビツト、PG1，
PG2，……は該各ビツトに対するアドレスインバ
ータ部に設けられたパルス発生回路で、当該ビツ
トを示す信号がＨからＬに立下るとき所定幅のロ
ーレベル（以下Ｌとする）期間を持つパルスを出
力する。CGはクロツク発生回路で、前述のオア
ゲート、こゝでは負論理なのでナンドゲートであ
る。Q11，Q12，……はこのナンドゲートを構成
するＰチヤネルMOSトランジスタ、Q21，Q22，
……は同ＮチヤネルMOSトランジスタである。
このＰチヤネル、ＮチヤネルMOSトランジスタ
対Q11とQ21、Q12とQ22，……はクロツクが必要
なアドレスのビツト数、本実施例ではｎ個設けら
れる。ナンドゲートであるからｎ個の入力が全て
ハイレベル（以下Ｈとする）なら出力端T1のレ
ベルはＬ、１つでもＬなら出力端T1のレベルは
Ｈである。この出力端にはＰチヤネルMOSトラ
ンジスタQ3，Q5、ＮチヤネルMOSトランジスタ
Q4，Q6からなる２個のCMOSインバータが接続
され、ノードT2がクロツク発生回路CGの出力端
となる。従来回路はこのPG、CGまでであり、ど
のアドレスビツトが立下つても出力端T2からク
ロツクが発生するが、前述のようにこのクロツク
の特に立下り時点、パルス幅、にはバラつきがあ
る。
A2，……はメモリアドレスの各ビツト、PG1，
PG2，……は該各ビツトに対するアドレスインバ
ータ部に設けられたパルス発生回路で、当該ビツ
トを示す信号がＨからＬに立下るとき所定幅のロ
ーレベル（以下Ｌとする）期間を持つパルスを出
力する。CGはクロツク発生回路で、前述のオア
ゲート、こゝでは負論理なのでナンドゲートであ
る。Q11，Q12，……はこのナンドゲートを構成
するＰチヤネルMOSトランジスタ、Q21，Q22，
……は同ＮチヤネルMOSトランジスタである。
このＰチヤネル、ＮチヤネルMOSトランジスタ
対Q11とQ21、Q12とQ22，……はクロツクが必要
なアドレスのビツト数、本実施例ではｎ個設けら
れる。ナンドゲートであるからｎ個の入力が全て
ハイレベル（以下Ｈとする）なら出力端T1のレ
ベルはＬ、１つでもＬなら出力端T1のレベルは
Ｈである。この出力端にはＰチヤネルMOSトラ
ンジスタQ3，Q5、ＮチヤネルMOSトランジスタ
Q4，Q6からなる２個のCMOSインバータが接続
され、ノードT2がクロツク発生回路CGの出力端
となる。従来回路はこのPG、CGまでであり、ど
のアドレスビツトが立下つても出力端T2からク
ロツクが発生するが、前述のようにこのクロツク
の特に立下り時点、パルス幅、にはバラつきがあ
る。
各パルス発生回路PG1，PG2，……の出力パル
スの発生（こゝでは立下り）タイミングは比較的
正確であり、バラつきがあるのは消滅（こゝでは
立上り）タイミングである。そこで本発明ではク
ロツク発生回路CGに、その出力パルス幅を一定
化する回路を設けた。この出力パルス幅一定化回
路は、ＰチヤネルMOSトランジスタQ7，Q8、Ｎ
チヤネルMOSトランジスタQ9，Q10で構成する
ラツチ及び同解除回路と、ＰチヤネルMOSトラ
ンジスタQ31，Q33、ＮチヤネルMOSトランジス
タQ32，Q34、抵抗ＲおよびMOSキヤパシタＣで
構成されるその制御回路からなる。
スの発生（こゝでは立下り）タイミングは比較的
正確であり、バラつきがあるのは消滅（こゝでは
立上り）タイミングである。そこで本発明ではク
ロツク発生回路CGに、その出力パルス幅を一定
化する回路を設けた。この出力パルス幅一定化回
路は、ＰチヤネルMOSトランジスタQ7，Q8、Ｎ
チヤネルMOSトランジスタQ9，Q10で構成する
ラツチ及び同解除回路と、ＰチヤネルMOSトラ
ンジスタQ31，Q33、ＮチヤネルMOSトランジス
タQ32，Q34、抵抗ＲおよびMOSキヤパシタＣで
構成されるその制御回路からなる。
動作を説明するに、アドレスビツトに変化がな
い状態では全てのパルス発生回路の出力はＨであ
り、第２図に示すようにノードT1はＬ、インバ
ータQ3，Q4の出力はＨ、従つてトランジスタQ7
はオフ、Q9はオン、CMOSインバータQ33，Q34
の出力はＨ、コンデンサＣはVccに充電、インバ
ータQ31，Q32の出力はＬ、従つてトランジスタ
Q8はオン、Q10はオフである。トランジスタQ7，
Q8で、Q7がオフであるからノードT1のVccへの
プルアツプは行なわれず、またトランジスタQ9，
Q10でQ9がオンであるからナンドゲートの直列ト
ランジスタQ21，Q22，……はVssへ接続される。
い状態では全てのパルス発生回路の出力はＨであ
り、第２図に示すようにノードT1はＬ、インバ
ータQ3，Q4の出力はＨ、従つてトランジスタQ7
はオフ、Q9はオン、CMOSインバータQ33，Q34
の出力はＨ、コンデンサＣはVccに充電、インバ
ータQ31，Q32の出力はＬ、従つてトランジスタ
Q8はオン、Q10はオフである。トランジスタQ7，
Q8で、Q7がオフであるからノードT1のVccへの
プルアツプは行なわれず、またトランジスタQ9，
Q10でQ9がオンであるからナンドゲートの直列ト
ランジスタQ21，Q22，……はVssへ接続される。
この状態でアドレスビツトのいずれかに変化が
あり、パルスが発生するとノードT1はＨ、イン
バータQ3，Q4の出力はＬになる。従つてトラン
ジスタQ7はオンになり、Q7，Q8によりノードT1
はVccへプルアツプされ、またQ9オフでプルダウ
ンは禁止され、クロツク発生回路CGの出力はＨ
にラツチされる。またこの状態ではインバータ
Q33，Q34の出力はＬ、インバータQ31，Q32の出
力はＨになるが、RC遅延回路が入つているので
この変化には時間遅れが入る。この遅延後にイン
バータQ31，Q32の出力がＨになると、トランジ
スタQ8がオフになつて上記プルアツプは中止さ
れ（ラツチ解除）、またトランジスタQ10がオン
になつて直列トランジスタQ21，Q22，……はVss
へ接続し、従つてパルス発生回路からのパルス消
滅していれば（消滅しているようにRC時定数を
選ぶ）ノードT1はVss（Ｌレベル）へプルダウン
される。こうしてクロツク発生回路CGの出力ク
ロツク幅はRC時定数で定まる一定値になる。
あり、パルスが発生するとノードT1はＨ、イン
バータQ3，Q4の出力はＬになる。従つてトラン
ジスタQ7はオンになり、Q7，Q8によりノードT1
はVccへプルアツプされ、またQ9オフでプルダウ
ンは禁止され、クロツク発生回路CGの出力はＨ
にラツチされる。またこの状態ではインバータ
Q33，Q34の出力はＬ、インバータQ31，Q32の出
力はＨになるが、RC遅延回路が入つているので
この変化には時間遅れが入る。この遅延後にイン
バータQ31，Q32の出力がＨになると、トランジ
スタQ8がオフになつて上記プルアツプは中止さ
れ（ラツチ解除）、またトランジスタQ10がオン
になつて直列トランジスタQ21，Q22，……はVss
へ接続し、従つてパルス発生回路からのパルス消
滅していれば（消滅しているようにRC時定数を
選ぶ）ノードT1はVss（Ｌレベル）へプルダウン
される。こうしてクロツク発生回路CGの出力ク
ロツク幅はRC時定数で定まる一定値になる。
第３図は各部の電位変化を示す。φ0はパルス
発生回路PG1，PG2，……の１つが発生するパル
スであり、〔発明が解決しようとする問題点〕の
中で述べられているように、パルス幅はパルス発
生回路毎に異なることがある。図中の上向きの矢
印↑は、このような異なるパルス幅のパルスにお
ける立上りのタイミングを表わしている。また、
，，，は第２図の，，，部分の
電位変化を示す。矢印で示すようにパルスφ0の
復旧タイミングにずれがあつても出力クロツク
は一定幅になる。
発生回路PG1，PG2，……の１つが発生するパル
スであり、〔発明が解決しようとする問題点〕の
中で述べられているように、パルス幅はパルス発
生回路毎に異なることがある。図中の上向きの矢
印↑は、このような異なるパルス幅のパルスにお
ける立上りのタイミングを表わしている。また、
，，，は第２図の，，，部分の
電位変化を示す。矢印で示すようにパルスφ0の
復旧タイミングにずれがあつても出力クロツク
は一定幅になる。
第４図はパルス発生回路PGの一例を示す。AP
はアドレスビツトの１つが印加されるパツド、
Q41，Q43，Q45，Q47，Q49，Q51，Q53，Q55，
Q57，Q59はＰチヤネルMOSトランジスタ、Q42，
Q44，Q46，Q48，Q50，Q52，Q54，Q56，Q58，Q60
はＮチヤネルMOSトランジスタである。今パツ
ドAPがＨであると、ノードN1はＬ、ノードN2
はＨ、トランジスタQ46はオン、またノードN4は
Ｈ、ノードN5はＬ、ノードN6はＨ、トランジス
タQ48はオン、従つてノードN3はＬ、出力端T3は
Ｈである。この状態でパツドAPがＬになると、
ノードN1はＨ、N2はＬ、N3はＨ、トランジスタ
Q50はオン、トランジスタQ52はオンであつたか
ら出力端T3はＬになる。しかしこれは、ノード
N4がＬ、N5がＨ、トランジスタQ58がオン、ト
ランジスタQ60はノードN3のＨによりオンである
からノードN6がＬになることにより打切られ出
力端T3はＨに戻る。即ちこの回路はノードN3の
Ｌ→Ｈ変化よりノードN6のＨ→Ｌ変化が遅れる
ことによりＨ→Ｌ→Ｈと変るパルスを生じ、該パ
ルスの幅は上記遅れ時間により定まる。
はアドレスビツトの１つが印加されるパツド、
Q41，Q43，Q45，Q47，Q49，Q51，Q53，Q55，
Q57，Q59はＰチヤネルMOSトランジスタ、Q42，
Q44，Q46，Q48，Q50，Q52，Q54，Q56，Q58，Q60
はＮチヤネルMOSトランジスタである。今パツ
ドAPがＨであると、ノードN1はＬ、ノードN2
はＨ、トランジスタQ46はオン、またノードN4は
Ｈ、ノードN5はＬ、ノードN6はＨ、トランジス
タQ48はオン、従つてノードN3はＬ、出力端T3は
Ｈである。この状態でパツドAPがＬになると、
ノードN1はＨ、N2はＬ、N3はＨ、トランジスタ
Q50はオン、トランジスタQ52はオンであつたか
ら出力端T3はＬになる。しかしこれは、ノード
N4がＬ、N5がＨ、トランジスタQ58がオン、ト
ランジスタQ60はノードN3のＨによりオンである
からノードN6がＬになることにより打切られ出
力端T3はＨに戻る。即ちこの回路はノードN3の
Ｌ→Ｈ変化よりノードN6のＨ→Ｌ変化が遅れる
ことによりＨ→Ｌ→Ｈと変るパルスを生じ、該パ
ルスの幅は上記遅れ時間により定まる。
本発明のパルス発生回路は公開番号57−69586，
58−3186，58−41485，58−41486，59−3783，59
−63091，59−63094に記載のメモリに使用でき
る。
58−3186，58−41485，58−41486，59−3783，59
−63091，59−63094に記載のメモリに使用でき
る。
以上説明したように本発明によれば、一定パル
ス幅、一定発生タイミングのアドレスチエンジク
ロツクを発生することができ、スタテイツクメモ
リなどに用いて有効である。
ス幅、一定発生タイミングのアドレスチエンジク
ロツクを発生することができ、スタテイツクメモ
リなどに用いて有効である。
第１図は本発明の実施例を示す回路図、第２図
及び第３図は動作説明用の回路図および波形図、
第４図はパルス発生回路の一例を示す回路図であ
る。 図面でA0，A1，A2，……はアドレスビツト、
CGはクロツク発生回路、PG1，PG2，……はパ
ルス発生回路、WCはパルス幅一定化回路であ
る。
及び第３図は動作説明用の回路図および波形図、
第４図はパルス発生回路の一例を示す回路図であ
る。 図面でA0，A1，A2，……はアドレスビツト、
CGはクロツク発生回路、PG1，PG2，……はパ
ルス発生回路、WCはパルス幅一定化回路であ
る。
Claims (1)
- 【特許請求の範囲】 １ 入力信号の変化に応答してパルスを発生する
複数個の信号変化検出回路PG1，PG2，…と、各
信号変化検出回路の出力を受けて、前記入力信号
のいずれかに変化があれば出力を変化させるゲー
ト回路CGと、 該ゲート回路の変化した出力をラツチするラツ
チ回路Q3，Q4，Q7と、 前記ゲート回路の出力変化から一定時間後に該
ラツチ回路をリセツトする手段Q31〜Q34，Q8，
Ｃ，Ｒと、 前記ゲート回路の出力が変化してから前記ラツ
チ回路がリセツトされるまでの間、前記ゲート回
路の動作を禁止する手段Q9，Q10とを具備するこ
と を特徴とするパルス発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175392A JPS6154098A (ja) | 1984-08-23 | 1984-08-23 | パルス発生回路 |
| US06/767,873 US4710904A (en) | 1984-08-23 | 1985-08-21 | Constant pulse width generator including transition detectors |
| KR1019850006030A KR910002498B1 (ko) | 1984-08-23 | 1985-08-21 | 일정 펄스폭의 펄스발생용 반도체회로 |
| DE8585305971T DE3586810T2 (de) | 1984-08-23 | 1985-08-22 | Halbleiterschaltung. |
| EP85305971A EP0176226B1 (en) | 1984-08-23 | 1985-08-22 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175392A JPS6154098A (ja) | 1984-08-23 | 1984-08-23 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6154098A JPS6154098A (ja) | 1986-03-18 |
| JPH0453035B2 true JPH0453035B2 (ja) | 1992-08-25 |
Family
ID=15995292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59175392A Granted JPS6154098A (ja) | 1984-08-23 | 1984-08-23 | パルス発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4710904A (ja) |
| EP (1) | EP0176226B1 (ja) |
| JP (1) | JPS6154098A (ja) |
| KR (1) | KR910002498B1 (ja) |
| DE (1) | DE3586810T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4985643A (en) * | 1988-06-24 | 1991-01-15 | National Semiconductor Corporation | Speed enhancement technique for CMOS circuits |
| DE68917384T2 (de) * | 1988-06-24 | 1995-03-23 | Nat Semiconductor Corp | Verfahren zum Erhöhen der Geschwindigkeit für CMOS-Schaltungen. |
| GB2226725A (en) * | 1988-12-14 | 1990-07-04 | Philips Nv | Pulse generator circuit arrangement |
| US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| EP1004956B2 (en) * | 1990-04-18 | 2009-02-11 | Rambus Inc. | Method of operating a synchronous memory having a variable data output length |
| IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US5199002A (en) * | 1990-10-01 | 1993-03-30 | Integrated Device Technology, Inc. | SRAM-address-change-detection circuit |
| US5371780A (en) * | 1990-10-01 | 1994-12-06 | At&T Corp. | Communications resource assignment in a wireless telecommunications system |
| JPH0541088A (ja) * | 1991-08-06 | 1993-02-19 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP3381938B2 (ja) * | 1992-06-05 | 2003-03-04 | 株式会社東芝 | 入力遷移検知パルス発生回路 |
| JP3277603B2 (ja) * | 1993-05-19 | 2002-04-22 | 富士通株式会社 | 半導体記憶装置 |
| US5590089A (en) * | 1995-07-25 | 1996-12-31 | Micron Quantum Devices Inc. | Address transition detection (ATD) circuit |
| JPH11112304A (ja) * | 1997-10-07 | 1999-04-23 | Fujitsu Ltd | パルス幅制御論理回路 |
| KR100350766B1 (ko) * | 1999-11-22 | 2002-08-28 | 주식회사 하이닉스반도체 | 펄스 발생기 |
| US6380779B1 (en) * | 2001-07-12 | 2002-04-30 | Hewlett-Packard Company | Edge-triggered, self-resetting pulse generator |
| US11446236B2 (en) | 2015-08-05 | 2022-09-20 | Cmpd Licensing, Llc | Topical antimicrobial compositions and methods of formulating the same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3601636A (en) * | 1969-06-23 | 1971-08-24 | Mohawk Data Sciences Corp | Single-shot device |
| GB2070372B (en) * | 1980-01-31 | 1983-09-28 | Tokyo Shibaura Electric Co | Semiconductor memory device |
| US4405996A (en) * | 1981-02-06 | 1983-09-20 | Rca Corporation | Precharge with power conservation |
| US4425514A (en) * | 1981-11-10 | 1984-01-10 | Rca Corporation | Fixed pulse width, fast recovery one-shot pulse generator |
| JPS5958688A (ja) * | 1982-09-29 | 1984-04-04 | Fujitsu Ltd | デコ−ダ回路 |
| JPS5963094A (ja) * | 1982-10-04 | 1984-04-10 | Fujitsu Ltd | メモリ装置 |
| US4583008A (en) * | 1983-02-25 | 1986-04-15 | Harris Corporation | Retriggerable edge detector for edge-actuated internally clocked parts |
| US4614883A (en) * | 1983-12-01 | 1986-09-30 | Motorola, Inc. | Address transition pulse circuit |
-
1984
- 1984-08-23 JP JP59175392A patent/JPS6154098A/ja active Granted
-
1985
- 1985-08-21 KR KR1019850006030A patent/KR910002498B1/ko not_active Expired
- 1985-08-21 US US06/767,873 patent/US4710904A/en not_active Expired - Fee Related
- 1985-08-22 EP EP85305971A patent/EP0176226B1/en not_active Expired - Lifetime
- 1985-08-22 DE DE8585305971T patent/DE3586810T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6154098A (ja) | 1986-03-18 |
| EP0176226B1 (en) | 1992-11-11 |
| US4710904A (en) | 1987-12-01 |
| DE3586810D1 (de) | 1992-12-17 |
| EP0176226A3 (en) | 1988-08-24 |
| KR870002655A (ko) | 1987-04-06 |
| EP0176226A2 (en) | 1986-04-02 |
| KR910002498B1 (ko) | 1991-04-23 |
| DE3586810T2 (de) | 1993-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5440514A (en) | Write control for a memory using a delay locked loop | |
| EP0671744A2 (en) | Synchronous memory having parallel output data paths | |
| JPH0453035B2 (ja) | ||
| US4984216A (en) | Operation mode setting circuit for dram | |
| EP0302795A2 (en) | Semiconductor memory circuit having a delay circuit | |
| US6166992A (en) | Semiconductor device | |
| US4592028A (en) | Memory device | |
| US5576996A (en) | Semiconductor memory device having a variably write pulse width capability | |
| US6122220A (en) | Circuits and methods for generating internal signals for integrated circuits by dynamic inversion and resetting | |
| JP3406698B2 (ja) | 半導体装置 | |
| EP0401521A2 (en) | Semiconductor memory device | |
| US6480033B2 (en) | Semiconductor device | |
| US5313435A (en) | Semiconductor memory device having address transition detector | |
| JP2875199B2 (ja) | ノイズを遮断するアドレスバッファー | |
| US5886553A (en) | Semiconductor device having a latch circuit for latching data externally input | |
| US5198709A (en) | Address transition detector circuit | |
| KR910004733B1 (ko) | 데이타 버스 리셋트 회로를 지닌 반도체 기억장치 | |
| US5144168A (en) | Self latching input buffer | |
| US4800552A (en) | Semiconductor memory device with reset signal generating circuit | |
| US6016284A (en) | Address transition detector for memory device | |
| JP3109986B2 (ja) | 信号遷移検出回路 | |
| JPH06338189A (ja) | カラムアドレス遷移検出回路 | |
| US5355349A (en) | Semiconductor integrated circuit device | |
| US5652535A (en) | Non-overlaping signal generation circuit | |
| JP2809650B2 (ja) | 計時回路 |