JPH0453111B2 - - Google Patents
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- JPH0453111B2 JPH0453111B2 JP60231369A JP23136985A JPH0453111B2 JP H0453111 B2 JPH0453111 B2 JP H0453111B2 JP 60231369 A JP60231369 A JP 60231369A JP 23136985 A JP23136985 A JP 23136985A JP H0453111 B2 JPH0453111 B2 JP H0453111B2
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- JP
- Japan
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- insulating film
- ultraviolet
- gate electrode
- rom
- film
- Prior art date
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同一基板上に紫外線消去型Ｐ−ROM
素子と、紫外線により消去できないＰ−ROM素
子とを共に有する半導体記憶装置の製造方法に関
する。
素子と、紫外線により消去できないＰ−ROM素
子とを共に有する半導体記憶装置の製造方法に関
する。
半導体記憶装置、中でもMIS型電界効果型の記
憶素子として紫外線消去型Ｐ−ROM素子を有す
る半導体記憶装置は、第３図ａ及びｂに示すよう
に構成されている。即ち、半導体基板２１上に第
１絶縁膜２４を介して電荷捕獲電極としての第１
ゲート電極２５を形成し、更にその上に第２絶縁
膜２６を介して制御電極としての第２ゲート電極
２７を形成する。また、これらゲート電極２５，
２７の両側位置の半導体基板２１にはソース・ド
レイン領域としての不純物拡散層２２，２３を形
成している。図中、３０は層間絶縁膜、３１はア
ルミニウム配線層である。
憶素子として紫外線消去型Ｐ−ROM素子を有す
る半導体記憶装置は、第３図ａ及びｂに示すよう
に構成されている。即ち、半導体基板２１上に第
１絶縁膜２４を介して電荷捕獲電極としての第１
ゲート電極２５を形成し、更にその上に第２絶縁
膜２６を介して制御電極としての第２ゲート電極
２７を形成する。また、これらゲート電極２５，
２７の両側位置の半導体基板２１にはソース・ド
レイン領域としての不純物拡散層２２，２３を形
成している。図中、３０は層間絶縁膜、３１はア
ルミニウム配線層である。
そして、チヤネル注入と称される原理によりホ
ツトなエレクトロンを半導体基板２１内で生じさ
せ、これを第１ゲート電極２５にエレクトロンを
注入捕獲させて所謂情報の書き込みを行ない、ま
た装置上部から図外の石英窓を通して紫外線を照
射することにより第１ゲート電極２５内にあるエ
レクトロンを励起させ、これを半導体基板２１或
いは第２ゲート２７に放出して所謂消去を行つて
いる。
ツトなエレクトロンを半導体基板２１内で生じさ
せ、これを第１ゲート電極２５にエレクトロンを
注入捕獲させて所謂情報の書き込みを行ない、ま
た装置上部から図外の石英窓を通して紫外線を照
射することにより第１ゲート電極２５内にあるエ
レクトロンを励起させ、これを半導体基板２１或
いは第２ゲート２７に放出して所謂消去を行つて
いる。
ところで、この種の半導体記憶装置において
は、紫外線を照射しても消去されることのないＰ
−ROM素子を形成しておくと有効な場合があ
る。例えば、冗長性ビツトの切換のデータ、ウエ
ハ選別時のスピードデータ、固定のデータと可変
のデータの分離等が多くの用途が考えられる。従
来ではこのために紫外線を照射しても消去が行わ
れないように、前図に符号３１Ａで示すように、
Ｐ−ROM素子の上部を紫外線非透過性皮膜、例
えばアルミニウム膜、シリコン窒化膜、多結晶シ
リコン膜等によつて覆う構造のものが提案されて
いる。
は、紫外線を照射しても消去されることのないＰ
−ROM素子を形成しておくと有効な場合があ
る。例えば、冗長性ビツトの切換のデータ、ウエ
ハ選別時のスピードデータ、固定のデータと可変
のデータの分離等が多くの用途が考えられる。従
来ではこのために紫外線を照射しても消去が行わ
れないように、前図に符号３１Ａで示すように、
Ｐ−ROM素子の上部を紫外線非透過性皮膜、例
えばアルミニウム膜、シリコン窒化膜、多結晶シ
リコン膜等によつて覆う構造のものが提案されて
いる。
この種の半導体記憶装置の製造方法は、第４図
ａのように、半導体基板２１上に素子間分離絶縁
膜３２を形成するとともに第１のゲート絶縁膜２
４を成長した後、電荷捕獲電極となるＮ型にドー
プした第１の多結晶シリコン膜２５ａを形成し、
これをフオトレジスト３３等を利用してパターニ
ングして第１のゲート電極２５を形成する。
ａのように、半導体基板２１上に素子間分離絶縁
膜３２を形成するとともに第１のゲート絶縁膜２
４を成長した後、電荷捕獲電極となるＮ型にドー
プした第１の多結晶シリコン膜２５ａを形成し、
これをフオトレジスト３３等を利用してパターニ
ングして第１のゲート電極２５を形成する。
次いで、同図ｂのように、第２のゲート絶縁膜
２６を成長した後、Ｎ型にドープした第２の多結
晶シリコン膜２７ａを成長しこれをフオトレジス
ト３４を利用してパターニングして第２ゲート電
極２７を形成する。更に第２ゲート電極２７と自
己整合的に前記第２ゲート絶縁膜２６等をエツチ
ングしかつ半導体基板２１に不純物を導入してソ
ース・ドレイン領域２２，２３を形成する。
２６を成長した後、Ｎ型にドープした第２の多結
晶シリコン膜２７ａを成長しこれをフオトレジス
ト３４を利用してパターニングして第２ゲート電
極２７を形成する。更に第２ゲート電極２７と自
己整合的に前記第２ゲート絶縁膜２６等をエツチ
ングしかつ半導体基板２１に不純物を導入してソ
ース・ドレイン領域２２，２３を形成する。
その後、同図ｃのように、第２ゲート電極２７
上に層間絶縁膜３０を被着しフオトレジスト３５
を用いてコンタクトホール３６を開設する。しか
る上で、全面にアルミニウム膜を被着し、かつこ
れをパターニングしてアルミニウム配線層３１を
形成する。この際、同図ｄのように紫外線で消去
しない素子にはアルミニウム配線層の一部を残
し、この残された部分３１Ａで第１ゲート電極２
５への紫外線の照射を遮断するように構成してい
る。
上に層間絶縁膜３０を被着しフオトレジスト３５
を用いてコンタクトホール３６を開設する。しか
る上で、全面にアルミニウム膜を被着し、かつこ
れをパターニングしてアルミニウム配線層３１を
形成する。この際、同図ｄのように紫外線で消去
しない素子にはアルミニウム配線層の一部を残
し、この残された部分３１Ａで第１ゲート電極２
５への紫外線の照射を遮断するように構成してい
る。
上述した従来の半導体記憶装置では、紫外線を
照射しても消去が行われない素子を構成するため
に、この素子をアルミニウム等の紫外線非透過性
皮膜３１Ａで覆う構成を採用しているが、この構
成ではこの皮膜３１Ａの端部に照射された紫外線
が、第３図ａに矢印Ｘで示すように、基板２１と
皮膜３１Ａの間の多数回の反射によつて非消去型
Ｐ−ROM素子の第１ゲート電極２５に到達し、
情報を消去してしまうことがある。この紫外線は
多数回の反射によつて減衰され、かつ消去のスピ
ードも低下されるものの、情報消去を確実に防止
するためには皮膜３１Ａの端部と第１ゲート電極
２５との間の寸法Ａを所定以上の長さにする必要
がある。例えば、消去１個当たりの紫外線照射時
間を30分として1000サイクル使用したとすると、
消去されないＰ−ROM素子は少なくとも500時
間以上の紫外線照射でもデータを保持する必要が
あり、この条件を満たすための前記寸法Ａは
200μ以上必要である。
照射しても消去が行われない素子を構成するため
に、この素子をアルミニウム等の紫外線非透過性
皮膜３１Ａで覆う構成を採用しているが、この構
成ではこの皮膜３１Ａの端部に照射された紫外線
が、第３図ａに矢印Ｘで示すように、基板２１と
皮膜３１Ａの間の多数回の反射によつて非消去型
Ｐ−ROM素子の第１ゲート電極２５に到達し、
情報を消去してしまうことがある。この紫外線は
多数回の反射によつて減衰され、かつ消去のスピ
ードも低下されるものの、情報消去を確実に防止
するためには皮膜３１Ａの端部と第１ゲート電極
２５との間の寸法Ａを所定以上の長さにする必要
がある。例えば、消去１個当たりの紫外線照射時
間を30分として1000サイクル使用したとすると、
消去されないＰ−ROM素子は少なくとも500時
間以上の紫外線照射でもデータを保持する必要が
あり、この条件を満たすための前記寸法Ａは
200μ以上必要である。
このため、この半導体記憶装置では紫外線消去
Ｐ−ROM素子と非消去型Ｐ−ROM素子との分
離領域が大きくなり、しかも夫々のＰ−ROM素
子のレイアウトが難しくなつて設計の自由度が低
下される等、これら２種のＰ−ROM素子を混在
させた半導体記憶装置を高集積度でかつ容易に形
成することが極めて困難なものになるという問題
がある。
Ｐ−ROM素子と非消去型Ｐ−ROM素子との分
離領域が大きくなり、しかも夫々のＰ−ROM素
子のレイアウトが難しくなつて設計の自由度が低
下される等、これら２種のＰ−ROM素子を混在
させた半導体記憶装置を高集積度でかつ容易に形
成することが極めて困難なものになるという問題
がある。
本発明の半導体記憶装置の製造方法は、紫外線
消去型及び非消去型のＰ−ROM素子を混在した
半導体記憶装置を容易に形成することを可能と
し、かつその集積度の向上及び設計の簡易化を図
ることを可能にするものであり、半導体記憶素子
としてのＰ−ROM素子の第１ゲート電極や第２
ゲート電極等を形成した後に、第２ゲート電極を
用いて自己整合的に素子間分離絶縁膜をエツチン
グし、紫外線非消去型Ｐ−ROM素子上に前記エ
ツチングした素子間分離絶縁膜に亘つて紫外線非
透過性皮膜を形成しかつこれをパターニングして
この紫外線非消去型Ｐ−ROM素子の少なくとも
第１ゲート電極の上方及び側方を覆うように形成
する工程を備えている。
消去型及び非消去型のＰ−ROM素子を混在した
半導体記憶装置を容易に形成することを可能と
し、かつその集積度の向上及び設計の簡易化を図
ることを可能にするものであり、半導体記憶素子
としてのＰ−ROM素子の第１ゲート電極や第２
ゲート電極等を形成した後に、第２ゲート電極を
用いて自己整合的に素子間分離絶縁膜をエツチン
グし、紫外線非消去型Ｐ−ROM素子上に前記エ
ツチングした素子間分離絶縁膜に亘つて紫外線非
透過性皮膜を形成しかつこれをパターニングして
この紫外線非消去型Ｐ−ROM素子の少なくとも
第１ゲート電極の上方及び側方を覆うように形成
する工程を備えている。
次に、本発明を図面を参照して説明する。
第１図ａは本発明方法により製造した半導体記
憶装置の平面図であり、そのbb線、cc線断面を
同図ｂ，ｃに夫々示す。
憶装置の平面図であり、そのbb線、cc線断面を
同図ｂ，ｃに夫々示す。
この半導体記憶装置は、半導体基板１上に素子
間分離絶縁１２によつて素子領域を画成し、この
素子領域に第１ゲート絶縁膜４、電荷捕獲電極と
しての第１ゲート電極５、第２ゲート絶縁膜６及
び制御電極としての第２ゲート電極７を形成して
記憶素子、つまりＰ−ROM素子を構成してい
る。そして、紫外線非消去型の素子においては、
第２ゲート電極７上の絶縁膜８を覆うようにアル
ミニウム等の紫外線非透過性皮膜９を形成し、こ
の皮膜９で前記第１、第２ゲート電極５，７の上
方及び側方を包囲している。また、この紫外線非
透過性皮膜９の上には層間絶縁膜１０を形成し、
この層間絶縁膜１０に開設したコンタクト孔を通
してアルミニウム配線１１，１１′を形成してい
る。図中、２，３はソース・ドレイン領域として
の不純物拡散層である。
間分離絶縁１２によつて素子領域を画成し、この
素子領域に第１ゲート絶縁膜４、電荷捕獲電極と
しての第１ゲート電極５、第２ゲート絶縁膜６及
び制御電極としての第２ゲート電極７を形成して
記憶素子、つまりＰ−ROM素子を構成してい
る。そして、紫外線非消去型の素子においては、
第２ゲート電極７上の絶縁膜８を覆うようにアル
ミニウム等の紫外線非透過性皮膜９を形成し、こ
の皮膜９で前記第１、第２ゲート電極５，７の上
方及び側方を包囲している。また、この紫外線非
透過性皮膜９の上には層間絶縁膜１０を形成し、
この層間絶縁膜１０に開設したコンタクト孔を通
してアルミニウム配線１１，１１′を形成してい
る。図中、２，３はソース・ドレイン領域として
の不純物拡散層である。
第２図ａ〜ｆに上記半導体記憶装置の製造方法
を工程順に示す。
を工程順に示す。
先ず、同図ａのように、半導体基板１の表面に
選択酸化法によつて厚い酸化膜からなる素子間分
離絶縁膜１２を形成する。また、この素子間分離
絶縁膜１２により画成される素子領域には薄いシ
リコン酸化膜からなる第１ゲート絶縁膜４を形成
する。そして、その上に多結晶シリコン膜５ａを
全面に形成し。フオトレジスト１３を用いてパタ
ーニングして第１ゲート電極５を形成する。
選択酸化法によつて厚い酸化膜からなる素子間分
離絶縁膜１２を形成する。また、この素子間分離
絶縁膜１２により画成される素子領域には薄いシ
リコン酸化膜からなる第１ゲート絶縁膜４を形成
する。そして、その上に多結晶シリコン膜５ａを
全面に形成し。フオトレジスト１３を用いてパタ
ーニングして第１ゲート電極５を形成する。
次いで、同図ｂのように第２ゲート絶縁膜６を
形成した後、この上に多結晶シリコン膜７ａを形
成し、これをフオトレジスト１４でパターニング
して第２ゲート電極７を形成する。この後、第２
ゲート電極７と自己整合的に前記第２ゲート絶縁
膜６、前記多結晶シリコン膜５ａ及び第１ゲート
絶縁膜４を連続的にエツチングする。そして、公
知のイオン注入法によつてソース・ドレイン領域
２，３を形成した後、同図ｃのように再度第２ゲ
ート電極７をマスクにして前記素子間分離絶縁膜
１２を略その膜厚に相当する深さまでエツチング
する。しかる後、露呈された基板１の表面や第２
ゲート電極７の上面乃至側面を酸化し、絶縁膜８
を形成する。なお、本実施例ではその後にフオト
レジスト１５を用いて紫外消去型Ｐ−ROM素子
の絶縁膜８を除去している。
形成した後、この上に多結晶シリコン膜７ａを形
成し、これをフオトレジスト１４でパターニング
して第２ゲート電極７を形成する。この後、第２
ゲート電極７と自己整合的に前記第２ゲート絶縁
膜６、前記多結晶シリコン膜５ａ及び第１ゲート
絶縁膜４を連続的にエツチングする。そして、公
知のイオン注入法によつてソース・ドレイン領域
２，３を形成した後、同図ｃのように再度第２ゲ
ート電極７をマスクにして前記素子間分離絶縁膜
１２を略その膜厚に相当する深さまでエツチング
する。しかる後、露呈された基板１の表面や第２
ゲート電極７の上面乃至側面を酸化し、絶縁膜８
を形成する。なお、本実施例ではその後にフオト
レジスト１５を用いて紫外消去型Ｐ−ROM素子
の絶縁膜８を除去している。
続いて、同図ｄのようにアルミニウム膜等の紫
外線非透過性皮膜９を全面に被着した上で、紫外
線非消去型Ｐ−ROM素子のみをフオトレジスト
１６でマスクしてこれをエツチバツクする。これ
により、同図ｅのように紫外線消去型Ｐ−ROM
素子における紫外線非透過性皮膜９は除去され
る。そして、CVD法等により絶縁膜１０を成長
し、かつフオトレジスト１７を用いてこれにコン
タクト孔を開設する。更に、この絶縁膜１０上に
アルミニウム膜を形成しかつこれをパターニング
することにより、同図ｆのようにアルミニウム配
線１１を構成し、前記第１図の半導体記憶装置を
完成できる。
外線非透過性皮膜９を全面に被着した上で、紫外
線非消去型Ｐ−ROM素子のみをフオトレジスト
１６でマスクしてこれをエツチバツクする。これ
により、同図ｅのように紫外線消去型Ｐ−ROM
素子における紫外線非透過性皮膜９は除去され
る。そして、CVD法等により絶縁膜１０を成長
し、かつフオトレジスト１７を用いてこれにコン
タクト孔を開設する。更に、この絶縁膜１０上に
アルミニウム膜を形成しかつこれをパターニング
することにより、同図ｆのようにアルミニウム配
線１１を構成し、前記第１図の半導体記憶装置を
完成できる。
したがつて、このように製造される半導体記憶
装置は、第２ゲート電極７をマスクにして絶縁膜
８及び素子間分離絶縁膜１２をエツチングし、そ
の上で紫外線非透過性皮膜９を被着しかつこれを
パターニングしているので、この紫外線非透過性
皮膜９は、第１ゲート電極５及び第２ゲート電極
７の上方はもとより側方をも覆う構成とされる。
このため、紫外線非消去型Ｐ−ROM素子は紫外
線非透過性皮膜９によつて完全に包囲され、その
上方はもとより側方からの紫外線の入射を確実に
遮断する。したがつて、従来構造のような基板上
の絶縁膜内を多数回反射された紫外線が素子に入
射されることもなく、意に反する情報の消去が生
じることはない。また、この構成では前記したよ
うな側方からの紫外線の入射を防止できるので、
紫外線消去型Ｐ−ROM素子との間隔寸法を大き
くする必要もなく、したがつて素子間分離絶縁膜
１２の微細化を可能にして記憶装置の高集積化を
図ることができる。勿論、紫外線消去型と紫外線
非消去型の素子の相違に関わらず任意の素子レイ
アウトを可能とし、設計の自由度を向上できる。
装置は、第２ゲート電極７をマスクにして絶縁膜
８及び素子間分離絶縁膜１２をエツチングし、そ
の上で紫外線非透過性皮膜９を被着しかつこれを
パターニングしているので、この紫外線非透過性
皮膜９は、第１ゲート電極５及び第２ゲート電極
７の上方はもとより側方をも覆う構成とされる。
このため、紫外線非消去型Ｐ−ROM素子は紫外
線非透過性皮膜９によつて完全に包囲され、その
上方はもとより側方からの紫外線の入射を確実に
遮断する。したがつて、従来構造のような基板上
の絶縁膜内を多数回反射された紫外線が素子に入
射されることもなく、意に反する情報の消去が生
じることはない。また、この構成では前記したよ
うな側方からの紫外線の入射を防止できるので、
紫外線消去型Ｐ−ROM素子との間隔寸法を大き
くする必要もなく、したがつて素子間分離絶縁膜
１２の微細化を可能にして記憶装置の高集積化を
図ることができる。勿論、紫外線消去型と紫外線
非消去型の素子の相違に関わらず任意の素子レイ
アウトを可能とし、設計の自由度を向上できる。
更に、この製造方法によれば、従来の製造工程
に比較して、第２ゲート電極７を用いた自己整合
的な素子間分離絶縁膜１２のエツチング工程を付
加するとともに、紫外線非透過性皮膜の形成及び
そのパターニング工程の時期を若干変更すること
により前記した構造を構成できるので、製造工程
の大幅な変更は不要であり、極めて容易に製造を
行うことができる。
に比較して、第２ゲート電極７を用いた自己整合
的な素子間分離絶縁膜１２のエツチング工程を付
加するとともに、紫外線非透過性皮膜の形成及び
そのパターニング工程の時期を若干変更すること
により前記した構造を構成できるので、製造工程
の大幅な変更は不要であり、極めて容易に製造を
行うことができる。
なお、紫外線非透過性皮膜９はここではアルミ
ニウム膜を用いているが、前記した膜のいずれを
用いてもよいことは言うまでもない。
ニウム膜を用いているが、前記した膜のいずれを
用いてもよいことは言うまでもない。
以上説明したように本発明の半導体記憶装置の
製造方法は、第１ゲート電極や第２ゲート電極等
を形成した後に、第２ゲート電極を用いて自己整
合的に素子間分離絶縁膜をエツチングし、紫外線
非消去型Ｐ−ROM素子上にエツチングされた素
子間分離絶縁膜に亘つて紫外線非透過性皮膜を形
成しかつこれをパターニングしてこの紫外線非消
去型Ｐ−ROM素子の少なくとも第１ゲート電極
の上方及び側方を覆うように形成する工程を備え
ているので、紫外線非透過性皮膜は少なくとも第
１ゲート電極の上方及び側方を完全に包囲してそ
の上方からの紫外線の照射及び側方からの紫外線
の入射を確実に防止でき、紫外線非消去型Ｐ−
ROM素子における意に反する情報の消去を防止
することができる。これにより、紫外線消去型及
び紫外線非消去型の各Ｐ−ROM素子の間隔寸法
の低減を図り、素子間分離絶縁膜の微細化を可能
にして記憶装置の集積度の向上及び設計の自由度
の向上を達成することができる。更に、従来工程
に比較して一部工程を付加しかつ一部工程を変更
するだけでよいので、極めて容易に製造を行うこ
ともできる。
製造方法は、第１ゲート電極や第２ゲート電極等
を形成した後に、第２ゲート電極を用いて自己整
合的に素子間分離絶縁膜をエツチングし、紫外線
非消去型Ｐ−ROM素子上にエツチングされた素
子間分離絶縁膜に亘つて紫外線非透過性皮膜を形
成しかつこれをパターニングしてこの紫外線非消
去型Ｐ−ROM素子の少なくとも第１ゲート電極
の上方及び側方を覆うように形成する工程を備え
ているので、紫外線非透過性皮膜は少なくとも第
１ゲート電極の上方及び側方を完全に包囲してそ
の上方からの紫外線の照射及び側方からの紫外線
の入射を確実に防止でき、紫外線非消去型Ｐ−
ROM素子における意に反する情報の消去を防止
することができる。これにより、紫外線消去型及
び紫外線非消去型の各Ｐ−ROM素子の間隔寸法
の低減を図り、素子間分離絶縁膜の微細化を可能
にして記憶装置の集積度の向上及び設計の自由度
の向上を達成することができる。更に、従来工程
に比較して一部工程を付加しかつ一部工程を変更
するだけでよいので、極めて容易に製造を行うこ
ともできる。
第１図ａは本発明方法により製造した半導体記
憶装置の平面図、同図ｂ，ｃは夫々同図ａのbb
線、cc線断面図、第２図ａ〜ｆはその製造方法を
製造工程順に示す断面図、第３図ａ，ｂは従来構
造の夫々異なる方向に切断した断面図、第４図ａ
〜ｄは従来の製造方法を工程順に示す断面図であ
る。 １，２１……半導体基板、２，３，２２，２３
……ソース・ドレイン領域、４，２４……第１ゲ
ート絶縁膜、５，２５……第１ゲート電極、６，
２６……第２ゲート絶縁膜、７，２７……第２ゲ
ート電極、８……絶縁膜、９……紫外線非透過性
皮膜、１０……絶縁膜、１１……アルミニウム配
線、１２……素子間分離絶縁膜、１３〜１７……
フオトレジスト、３０……絶縁膜、３１……アル
ミニウム配線、３１Ａ……紫外線非透過性皮膜。
憶装置の平面図、同図ｂ，ｃは夫々同図ａのbb
線、cc線断面図、第２図ａ〜ｆはその製造方法を
製造工程順に示す断面図、第３図ａ，ｂは従来構
造の夫々異なる方向に切断した断面図、第４図ａ
〜ｄは従来の製造方法を工程順に示す断面図であ
る。 １，２１……半導体基板、２，３，２２，２３
……ソース・ドレイン領域、４，２４……第１ゲ
ート絶縁膜、５，２５……第１ゲート電極、６，
２６……第２ゲート絶縁膜、７，２７……第２ゲ
ート電極、８……絶縁膜、９……紫外線非透過性
皮膜、１０……絶縁膜、１１……アルミニウム配
線、１２……素子間分離絶縁膜、１３〜１７……
フオトレジスト、３０……絶縁膜、３１……アル
ミニウム配線、３１Ａ……紫外線非透過性皮膜。
Claims (1)
- １ 紫外線の照射によつて情報を消去する紫外線
消去型のＰ−ROM素子と、紫外線の照射によつ
ても情報が消去されない紫外線非消去型のＰ−
ROM素子とを備える半導体記憶装置の製造方法
において、前記Ｐ−ROM素子を相互に絶縁分離
する素子間分離絶縁膜を形成する工程と、前記Ｐ
−ROM素子の第１絶縁膜、第１ゲート電極、第
２ゲート絶縁膜及び第２ゲート電極を形成する工
程と、前記第２ゲート電極を用いて自己整合的に
前記紫外線非消去型Ｐ−ROM素子周囲の前記素
子間分離絶縁膜をエツチングする工程と、少なく
とも前記紫外線非消去型Ｐ−ROM素子の第１ゲ
ート電極の上方及び前記エツチングされた素子間
分離絶縁膜に亘つて紫外線非透過性皮膜を選択的
に形成する工程とを含むことを特徴とする半導体
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231369A JPS6292477A (ja) | 1985-10-18 | 1985-10-18 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231369A JPS6292477A (ja) | 1985-10-18 | 1985-10-18 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6292477A JPS6292477A (ja) | 1987-04-27 |
| JPH0453111B2 true JPH0453111B2 (ja) | 1992-08-25 |
Family
ID=16922538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60231369A Granted JPS6292477A (ja) | 1985-10-18 | 1985-10-18 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6292477A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100703971B1 (ko) * | 2005-06-08 | 2007-04-06 | 삼성전자주식회사 | 반도체 집적 회로 장치 및 그 제조 방법 |
| JP5626967B2 (ja) | 2010-06-03 | 2014-11-19 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | フォーカス制御回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157563A (en) * | 1981-03-24 | 1982-09-29 | Toshiba Corp | Semiconductor device |
| JPS596581A (ja) * | 1982-07-02 | 1984-01-13 | Mitsubishi Electric Corp | 半導体不揮発性記憶装置 |
-
1985
- 1985-10-18 JP JP60231369A patent/JPS6292477A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6292477A (ja) | 1987-04-27 |
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