JPH0454403B2 - - Google Patents
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- JPH0454403B2 JPH0454403B2 JP57193457A JP19345782A JPH0454403B2 JP H0454403 B2 JPH0454403 B2 JP H0454403B2 JP 57193457 A JP57193457 A JP 57193457A JP 19345782 A JP19345782 A JP 19345782A JP H0454403 B2 JPH0454403 B2 JP H0454403B2
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- transistors
- transistor
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、差動入力回路に関し、更に具体的に
は差動入力回路における入力回路、及びバイアス
回路に関し帰還回路により、入力端子に入力電流
と等しい電流を帰還することにより、入力電流を
減少させる入力バイアス電流相殺回路に関する。
は差動入力回路における入力回路、及びバイアス
回路に関し帰還回路により、入力端子に入力電流
と等しい電流を帰還することにより、入力電流を
減少させる入力バイアス電流相殺回路に関する。
従来の、入力電流帰還回路を第１図に示す。そ
の動作は、以下の通りである。電流源１の電流
を、とすると、入力npnトランジスタ２には、
電流が流れ、そのベースには／βN（但しβNは
トランジスタの電流利得）の電流が流れる。すな
わち、帰還回路を用いないときはこの電流を入力
端子より、引き込むことになる。しかし、npnト
ランジスタ４にも、電流が流れるため、pnpト
ランジスタ５には／βNが流れ、該トランジスタ
５とカレントミラー回路を構成するpnpトランジ
スタ６にも／βNが流れる。これがnpnトランジ
スタ２のベース電流に供給されるため、入力端子
３より、引き込む電流は打ち消される。この回路
の問題点は、帰還回路の、pnpトランジスタ５，
６を低電流域で用いていることである。すなわ
ち、一般に知られるように、バイポーラトランジ
スタを低電流域で用いると、トランジシヨン周波
数Tが劣化し、回路の周波数特性が悪くなり、か
つ電流利得が、小さくなり相対的に、カレントミ
ラー回路のベース電流分の、誤差の割合が増大し
電流比に誤差を生じる。すなわち、npnトランジ
スタ２のベース電流と、pnpトランジスタ６のコ
レクタ電流との間の誤差が発生しやすくなり、相
殺できなくなるということが挙げられる。
の動作は、以下の通りである。電流源１の電流
を、とすると、入力npnトランジスタ２には、
電流が流れ、そのベースには／βN（但しβNは
トランジスタの電流利得）の電流が流れる。すな
わち、帰還回路を用いないときはこの電流を入力
端子より、引き込むことになる。しかし、npnト
ランジスタ４にも、電流が流れるため、pnpト
ランジスタ５には／βNが流れ、該トランジスタ
５とカレントミラー回路を構成するpnpトランジ
スタ６にも／βNが流れる。これがnpnトランジ
スタ２のベース電流に供給されるため、入力端子
３より、引き込む電流は打ち消される。この回路
の問題点は、帰還回路の、pnpトランジスタ５，
６を低電流域で用いていることである。すなわ
ち、一般に知られるように、バイポーラトランジ
スタを低電流域で用いると、トランジシヨン周波
数Tが劣化し、回路の周波数特性が悪くなり、か
つ電流利得が、小さくなり相対的に、カレントミ
ラー回路のベース電流分の、誤差の割合が増大し
電流比に誤差を生じる。すなわち、npnトランジ
スタ２のベース電流と、pnpトランジスタ６のコ
レクタ電流との間の誤差が発生しやすくなり、相
殺できなくなるということが挙げられる。
そこで、本発明の目的は、このようにpnpトラ
ンジスタを、低電流域で用いることなく、入力電
流を相殺させ、かつ、周波数特性のよい、入力回
路を用いることにより、動作特性の安定した差動
入力回路を提供することにある。
ンジスタを、低電流域で用いることなく、入力電
流を相殺させ、かつ、周波数特性のよい、入力回
路を用いることにより、動作特性の安定した差動
入力回路を提供することにある。
すなわち、本発明は、第１、第２のトランジス
タはそれぞれのベースに差動入力信号が供給され
エミツタが共通に第１の電流源を介して第１の定
電位に接続され、この第１、第２のトランジスタ
と同じ導電形の第３、第４のトランジスタはそれ
ぞれ第１、第２のトランジスタのコレクタと第２
の定電位との間に抵抗を介してカスケード接続さ
れ、前記第１、第３のトランジスタと逆の導電形
の第５、第６のトランジスタはそれぞれのベース
が前記第１、第３のトランジスタのベースに接続
されると共に前記第１の定電位と第２の定電位と
の間にカスケード接続され、前記第２、第４のト
ランジスタと逆の導電形の第７、第８のトランジ
スタのベースはそれぞれ前記第２、第４のトラン
ジスタのベースに接続されると共に前記第１の定
電位と第２の定電位との間にカスケード接続され
た差動入力回路において、 前記第６、第８の共通エミツタと前記第２の定
電位との間に第２の電流源が設けられ、その第２
の電流源の出力端にダイオードのアノードが接続
され、そのダイオードのカソードに第１、第２の
トランジスタの逆の導電形の第９のトランジスタ
のエミツタが接続されており、この第９のトラン
ジスタのベースは前記第１、第２のトランジスタ
の共通エミツタと接続され、コレクタは第１の定
電位に接続されていることを特徴とする差動入力
回路を提供するものである。
タはそれぞれのベースに差動入力信号が供給され
エミツタが共通に第１の電流源を介して第１の定
電位に接続され、この第１、第２のトランジスタ
と同じ導電形の第３、第４のトランジスタはそれ
ぞれ第１、第２のトランジスタのコレクタと第２
の定電位との間に抵抗を介してカスケード接続さ
れ、前記第１、第３のトランジスタと逆の導電形
の第５、第６のトランジスタはそれぞれのベース
が前記第１、第３のトランジスタのベースに接続
されると共に前記第１の定電位と第２の定電位と
の間にカスケード接続され、前記第２、第４のト
ランジスタと逆の導電形の第７、第８のトランジ
スタのベースはそれぞれ前記第２、第４のトラン
ジスタのベースに接続されると共に前記第１の定
電位と第２の定電位との間にカスケード接続され
た差動入力回路において、 前記第６、第８の共通エミツタと前記第２の定
電位との間に第２の電流源が設けられ、その第２
の電流源の出力端にダイオードのアノードが接続
され、そのダイオードのカソードに第１、第２の
トランジスタの逆の導電形の第９のトランジスタ
のエミツタが接続されており、この第９のトラン
ジスタのベースは前記第１、第２のトランジスタ
の共通エミツタと接続され、コレクタは第１の定
電位に接続されていることを特徴とする差動入力
回路を提供するものである。
このような構成の差動入力回路によれば、差動
入力回路を構成する入力回路での入力電流の帰還
回路をトランジスタの特性を十分に発揮できる電
流域で用いることができるため、入力電流相殺の
精度および周波数特性を向上することが可能とな
り、差動入力回路として動作特性の安定した回路
となる。
入力回路を構成する入力回路での入力電流の帰還
回路をトランジスタの特性を十分に発揮できる電
流域で用いることができるため、入力電流相殺の
精度および周波数特性を向上することが可能とな
り、差動入力回路として動作特性の安定した回路
となる。
以下、本発明を図面を参照して詳細に説明す
る。第２図は、本発明の構成要件たる入力回路の
概念図を示すものである。図において、１１は
npnトランジスタであり、ベースが入力端子１５
に接続され、またエミツタが出力端子が１６に接
続されるとともに電流源１０を介して定電位VEE
１８に接続されている。このnpnトランジスタ１
１のコレクタと、定電位Vcc１７間にはnpnトラ
ンジスタ１１と同じ導電形の、即ち、npn型のト
ランジスタ１２がカスケード接続されている。す
なわち、トランジスタ１２のエミツタがトランジ
スタ１１のコレクタに、またコレクタが定電位
Vcc１７にそれぞれ接続されている。一方前記定
電位VEE１８とVcc１７との間には、npnトラン
ジスタ１１および１２と逆の導電形の、即ちpnp
型トランジスタ１３および１４がカスケード接続
されている。すなわち、トランジスタ１３のコレ
クタが定電位VEE１８に接続されエミツタがトラ
ンジスタ１４のコレクタに、またトランジスタ１
４のエミツタが定電位Vcc１７にそれぞれ接続さ
れている。またこれらpnpトランジスタ１３およ
び１４のベースは前記npnトランジスタ１１およ
び１２のベースにそれぞれ接続されている。
る。第２図は、本発明の構成要件たる入力回路の
概念図を示すものである。図において、１１は
npnトランジスタであり、ベースが入力端子１５
に接続され、またエミツタが出力端子が１６に接
続されるとともに電流源１０を介して定電位VEE
１８に接続されている。このnpnトランジスタ１
１のコレクタと、定電位Vcc１７間にはnpnトラ
ンジスタ１１と同じ導電形の、即ち、npn型のト
ランジスタ１２がカスケード接続されている。す
なわち、トランジスタ１２のエミツタがトランジ
スタ１１のコレクタに、またコレクタが定電位
Vcc１７にそれぞれ接続されている。一方前記定
電位VEE１８とVcc１７との間には、npnトラン
ジスタ１１および１２と逆の導電形の、即ちpnp
型トランジスタ１３および１４がカスケード接続
されている。すなわち、トランジスタ１３のコレ
クタが定電位VEE１８に接続されエミツタがトラ
ンジスタ１４のコレクタに、またトランジスタ１
４のエミツタが定電位Vcc１７にそれぞれ接続さ
れている。またこれらpnpトランジスタ１３およ
び１４のベースは前記npnトランジスタ１１およ
び１２のベースにそれぞれ接続されている。
次に、この入力回路の動作を説明する。
電流源１０の電流をとすると、npnトランジ
スタ１１にはが流れ、そのベースには、／βN
が流れる。又、npnトランジスタ１２も同様とな
る。したがつて、pnpトランジスタ１４のコレク
タ電流は、（βp／βN）・となる（但し、βpは、
pnpトランジスタの電流利得）、さらに、pnpトラ
ンジスタ１３にも（βp／βN）・なる電流が流
れ、そのベース電流は、／βNとなり、トランジ
スタ１４，１１は逆極性であるところから、各々
のベース電流は相殺され、入力端子１５より込き
込む電流はない。しかし、実際には、npnトラン
ジスタ間、および、pnpトランジスタ間での不整
合による誤差は発生するが、pnpトランジスタと
npnトランジスタ間の不整合にはよらないため、
単一半導体基板化が容易である。ここで、pnpト
ランジスタは、高電流域で用いることができるた
め、周波数特性、電流利得、共に、トランジスタ
の性能を十分に発揮できる範囲で用いることがで
きる。尚この第２図の回路は第３図に示すように
第２図のpnpトランジスタ１３，１４をnpnトラ
ンジスタ２２，２３にまた、npnトランジスタ１
１，１２をpnpトランジスタ２０，２１に各々置
き換えてもよい。また、このような入力回路を用
いて、第４図に示すような本発明の差動入力回路
を構成する。この回路は、先に説明した第２図に
示した入力回路を相対向して接続するものを基本
構成とする。
スタ１１にはが流れ、そのベースには、／βN
が流れる。又、npnトランジスタ１２も同様とな
る。したがつて、pnpトランジスタ１４のコレク
タ電流は、（βp／βN）・となる（但し、βpは、
pnpトランジスタの電流利得）、さらに、pnpトラ
ンジスタ１３にも（βp／βN）・なる電流が流
れ、そのベース電流は、／βNとなり、トランジ
スタ１４，１１は逆極性であるところから、各々
のベース電流は相殺され、入力端子１５より込き
込む電流はない。しかし、実際には、npnトラン
ジスタ間、および、pnpトランジスタ間での不整
合による誤差は発生するが、pnpトランジスタと
npnトランジスタ間の不整合にはよらないため、
単一半導体基板化が容易である。ここで、pnpト
ランジスタは、高電流域で用いることができるた
め、周波数特性、電流利得、共に、トランジスタ
の性能を十分に発揮できる範囲で用いることがで
きる。尚この第２図の回路は第３図に示すように
第２図のpnpトランジスタ１３，１４をnpnトラ
ンジスタ２２，２３にまた、npnトランジスタ１
１，１２をpnpトランジスタ２０，２１に各々置
き換えてもよい。また、このような入力回路を用
いて、第４図に示すような本発明の差動入力回路
を構成する。この回路は、先に説明した第２図に
示した入力回路を相対向して接続するものを基本
構成とする。
すなわち、トランジスタ１１はそれぞれnpnト
ランジスタであり、ベースが差動入力端子として
入力端子１５に接続され、またそれぞれのエミツ
タが電流源１０を介して定電位VEEに接続され
ている。このnpnトランジスタ１１のコレクタと
定電位Vccとの間には、npnトランジスタ１１と
同じ導電形のトランジスタ１２が抵抗を介してカ
スケード接続されており、このトランジスタ１２
のコレクタが出力端子１６に接続されている。す
なわち、トランジスタ１２のエミツタがトランジ
スタ１１のコレクタに、またトランジスタ１２の
コレクタが抵抗を介して定電位Vccにそれぞれ接
続されており、出力端子はその抵抗とトランジス
タ１２のコレクタとの間に接続されている。
ランジスタであり、ベースが差動入力端子として
入力端子１５に接続され、またそれぞれのエミツ
タが電流源１０を介して定電位VEEに接続され
ている。このnpnトランジスタ１１のコレクタと
定電位Vccとの間には、npnトランジスタ１１と
同じ導電形のトランジスタ１２が抵抗を介してカ
スケード接続されており、このトランジスタ１２
のコレクタが出力端子１６に接続されている。す
なわち、トランジスタ１２のエミツタがトランジ
スタ１１のコレクタに、またトランジスタ１２の
コレクタが抵抗を介して定電位Vccにそれぞれ接
続されており、出力端子はその抵抗とトランジス
タ１２のコレクタとの間に接続されている。
一方前記定電位VEEとVccとの間には、npnト
ランジスタ１１及び１２と逆の導電形の、すなわ
ちpnp型のトランジスタ１３及び１４がカスケー
ド接続されている。すなわち、トランジスタ１３
のコレクタが定電位VEEに接続され、エミツタ
がトランジスタ１４のコレクタに接続され、また
トランジスタ１４のエミツタが電流源２１を介し
てVccにそれぞれ接続されている。またこれら
pnpトランジスタ１３及び１４のベースは前記
npnトランジスタ１１及び１２のベースにそれぞ
れ接続されている。
ランジスタ１１及び１２と逆の導電形の、すなわ
ちpnp型のトランジスタ１３及び１４がカスケー
ド接続されている。すなわち、トランジスタ１３
のコレクタが定電位VEEに接続され、エミツタ
がトランジスタ１４のコレクタに接続され、また
トランジスタ１４のエミツタが電流源２１を介し
てVccにそれぞれ接続されている。またこれら
pnpトランジスタ１３及び１４のベースは前記
npnトランジスタ１１及び１２のベースにそれぞ
れ接続されている。
前記電流源２１の出力端は、前述のようにトラ
ンジスタ１４のコレクタに接続されると共に、縦
続接続されたダイオード２３，２４を介して、ト
ランジスタ２２のエミツタに接続される。このト
ランジスタ２２はゲートをトランジスタ１１の共
通エミツタに接続され、コレクタを定電位VEE
に接続されている。
ンジスタ１４のコレクタに接続されると共に、縦
続接続されたダイオード２３，２４を介して、ト
ランジスタ２２のエミツタに接続される。このト
ランジスタ２２はゲートをトランジスタ１１の共
通エミツタに接続され、コレクタを定電位VEE
に接続されている。
次にこの差動入力回路の動作を説明する。
先に第１図に示した回路で説明したものと同様
の動作により、トランジスタ１１〜１４に与える
バイアスは、入力端子１５より引き込む電流はな
い。そこでトランジスタ１１〜１４により構成さ
れる入力回路を対称配置して、差動入力段とする
ことにより、入力インピーダンスの高い差動入力
段を構成する。これによりバイアスを入力信号か
ら供給されることなく、入力信号により差動入力
段自体の動作特性が変動する恐れがなくなるの
で、安定した差動入力動作が得られる。
の動作により、トランジスタ１１〜１４に与える
バイアスは、入力端子１５より引き込む電流はな
い。そこでトランジスタ１１〜１４により構成さ
れる入力回路を対称配置して、差動入力段とする
ことにより、入力インピーダンスの高い差動入力
段を構成する。これによりバイアスを入力信号か
ら供給されることなく、入力信号により差動入力
段自体の動作特性が変動する恐れがなくなるの
で、安定した差動入力動作が得られる。
電流源２１はこれらのトランジスタのバイアス
を決めるものであるが、この電流源２１の電流値
は電流源１０から制御されることなく電流値を設
定することができる。これは電流源２１からの電
流がトランジスタ１４のコレクタに流れるほか、
ダイオード２３，２４に逃がすことができるから
である。これにより電流源１０の電流値に対し
て、電流源２１の電流値を厳密に設定する必要が
なくなるため、より設計の自由度の大きい回路を
構成できる。
を決めるものであるが、この電流源２１の電流値
は電流源１０から制御されることなく電流値を設
定することができる。これは電流源２１からの電
流がトランジスタ１４のコレクタに流れるほか、
ダイオード２３，２４に逃がすことができるから
である。これにより電流源１０の電流値に対し
て、電流源２１の電流値を厳密に設定する必要が
なくなるため、より設計の自由度の大きい回路を
構成できる。
第１図は従来の入力バイアス電流相殺回路を示
す図、第２図及び第３図は本発明の構成要件であ
る入力回路の概念図を示す図、第４図は本発明の
差動入力回路の構成を示す図である。 １，１０……電流源、２，４，１１，１２，２
２，２３……npnバイポーラトランジスタ、３，
１５……入力端子、５，６，１３，１４，２０，
２１……pnpバイポーラトランジスタ、７，１６
……出力端子、８，９，１７，１８……定電位。
す図、第２図及び第３図は本発明の構成要件であ
る入力回路の概念図を示す図、第４図は本発明の
差動入力回路の構成を示す図である。 １，１０……電流源、２，４，１１，１２，２
２，２３……npnバイポーラトランジスタ、３，
１５……入力端子、５，６，１３，１４，２０，
２１……pnpバイポーラトランジスタ、７，１６
……出力端子、８，９，１７，１８……定電位。
Claims (1)
- 【特許請求の範囲】 １ 第１、第２のトランジスタはそれぞれのベー
スに差動入力信号が供給されエミツタが共通に第
１の電流源を介して第１の定電位に接続され、こ
の第１、第２のトランジスタと同じ導電形の第
３、第４のトランジスタはそれぞれ第１、第２の
トランジスタのコレクタと第２の定電位との間に
抵抗を介してカスケード接続され、前記第１、第
３のトランジスタと逆の導電形の第５、第６のト
ランジスタはそれぞれのベースが前記第１、第３
のトランジスタのベースに接続されると共に前記
第１の定電位と第２の定電位との間にカスケード
接続され、前記第２、第４のトランジスタと逆の
導電形の第７、第８のトランジスタのベースはそ
ろぞれ前記第２、第４のトランジスタのベースに
接続されると共に前記第１の定電位と第２の定電
位との間にカスケード接続された差動入力回路に
おいて、 前記第６、第８の共通エミツタと前記第２の定
電位との間に第２の電流源が設けられ、その第２
の電流源の出力端にダイオードのアノードが接続
され、そのダイオードのカソードに第１、第２の
トランジスタの逆の導電形の第９のトランジスタ
のエミツタが接続されており、この第９のトラン
ジスタのベースは前記第１、第２のトランジスタ
の共通エミツタと接続され、コレクタは第１の定
電位に接続されていることを特徴とする差動入力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193457A JPS5983410A (ja) | 1982-11-05 | 1982-11-05 | 差動入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193457A JPS5983410A (ja) | 1982-11-05 | 1982-11-05 | 差動入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5983410A JPS5983410A (ja) | 1984-05-14 |
| JPH0454403B2 true JPH0454403B2 (ja) | 1992-08-31 |
Family
ID=16308315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57193457A Granted JPS5983410A (ja) | 1982-11-05 | 1982-11-05 | 差動入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5983410A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6965267B2 (en) * | 2004-02-27 | 2005-11-15 | Analog Devices, Inc. | Bipolar differential input stage with input bias current cancellation circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200610A (ja) * | 1982-05-18 | 1983-11-22 | Sony Corp | 高入力インピーダンス回路 |
-
1982
- 1982-11-05 JP JP57193457A patent/JPS5983410A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5983410A (ja) | 1984-05-14 |
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