JPH0455009B2 - - Google Patents

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JPH0455009B2
JPH0455009B2 JP59247865A JP24786584A JPH0455009B2 JP H0455009 B2 JPH0455009 B2 JP H0455009B2 JP 59247865 A JP59247865 A JP 59247865A JP 24786584 A JP24786584 A JP 24786584A JP H0455009 B2 JPH0455009 B2 JP H0455009B2
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transistor
reference signal
generating
driver
signal
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Shii Paakaa Uein
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Digital Equipment Corp
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Publication date
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Publication of JPH0455009B2 publication Critical patent/JPH0455009B2/ja
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、信号が集積回路チツプから送信され
て外部回路で受信され、又は外部回路から送信さ
れて集積回路チツプで受信されることが可能であ
るように、一般的に、集積回路チツプで使用され
る入出力回路、すなわちトランジーバー回路の分
野に関する。
従来の技術及び発明が解決しようとする問題点 MOS回路には歴史的に抵抗負荷に電流を吸い
込ませそして湧き出させ、高速で非常に大きな容
量負荷を駆動し、そして高雑音余裕度を提供すべ
き能力に限界が存続している。しかしMOS回路
はスイツチング速度に関して改善されてきてお
け、そして最近の短チヤンネルMOS／VLSI技術
の進歩で多くの応用においてECLに匹適する性
能さえ可能になつてきている。
ますます多くの機能がチツプ上に集積化される
につれて、MOS／VLSIチツプインターフエース
の過渡電流動作に注目する必要性が高まつてい
る。ECL設計においては、ピーク電流現象はパ
ツケージングを考慮する。（例えばピン数を制限
すること）ための指針を明確にすることで処理さ
れる。しかし、これらの詳細を現在のMOS／
VLSI設計に普及しているピン数の多いチツプは
満たしていない。パツケージング技術水準の改善
が、現在MOS回路性能の向上のために強く望ま
れている。
パツケージピンはインダクタンスをもつので、
バツケージングは高性能のMOS／VLSI部品のピ
ーク電流特性に影響を与える。インダクタンス間
の電圧はインダクタンス及びインダクターに流れ
る電流の変化の割合に正比例する。このようにし
て、大容量性負荷の充電／放電時間が減少するに
つれて、時間圧縮されたピーク電流過渡現象によ
つて、電源／グランド間のチツプ上のバスで発生
する現象は言うまでもなく、パツケージピンで有
害な電圧上昇が起こりえる。
新しい設計では、幾つかのリード線は、各々大
容量負荷をもつており、一つのグランドピンを通
じて放電される。たとえ回路はある方法の最悪の
場合の電流のコーナ（Current Corner）で六倍
より早いとしても、同じ方法の遅いかどで最悪の
場合の速度仕様が満たされなければならない使用
方法では、明らかに電流を制限する必要性があ
る。
バスのように本質的に雑音の多い環境において
は、高雑音余裕度の必要性はデータの信頼性と保
証するために大きい。TTL技術は良好な雑音特
性を有するが、MOS技術は最悪の場合の素子し
きい値は500mV以下であり、良好な低状態入力
電圧Vilの雑音余裕度が必要とされる使用方法に
おいては非常に劣つている。
MOSの低レベル雑音余裕度の欠点を補償する
一般的な方法はレベルシフトであるが、レベルシ
フトの段階によつて速度が相当犠性にされること
もある。
問題を解決するための手段及び作用 本発明は素子に独立である充電／放電特性をも
つ駆動体及び入力使用に対して十分な雑音余裕度
を与えるレシーバーを有するバストランシーバー
を提供する。そのトランシーバーの駆動体部はプ
ルダウン（pull−down）素子として働く標準
MOSトランジスタであり、そして標準緩衝NOR
ゲートで構成される前駆動体段で駆動されてい
る。緩衝ゲートにおけるデプレシヨンプルアツプ
（Pull−up）の素子のゲートは基準回路網で制御
されており、その基準回路網は基本的には緩衝差
動増幅器であり、その緩衝差動増幅器の入力はチ
ツプ上の一定の比率関係にあるポリシリコン抵抗
回路網及びオフチツプ（off−chip）の精密抵抗
回路網によつて駆動されている。一方のオフチツ
プ精密抵抗はソースフオロアの形状で接続されて
おり、チツプ上のデプレシヨン素子は、前駆動体
のデプレシヨンプルアツプ素子の特性に匹敵する
ように寸法を合わされている。基準ソースフオロ
アの出力は駆動体プルダウン素子の特性に匹敵す
るように寸法を合わされたチツプ上のエンハンス
メント素子のゲートに供給されており、そして他
方のオフチツプ抵抗とコモンソース形状で接続さ
れている。基準コモンソース段の出力はチツプ上
の差動増幅器の入力に帰還されている。
基準回路は、最悪の場合の過程及び温度範囲に
おける素子変動を補償するのに役立つ電圧を発生
する。基準電圧はバストランシーバーの全ての前
駆動体プルアツプのゲートに供給されている。素
子のパラメータが変化するにつれて、制御電圧は
プルアツプデプレーシヨン素子の“導通時”のコ
ンダクタンスを変化させて、それによつてオープ
ンドレインのエンハンスメントプルダウン素子の
導通時の特性を変えている。その動作はRC回路
網に関して説明することができ、そこで駆導体の
出力応答時間を一定にするようにＣ（エンハンス
メントプルダウンゲート容量）が変化するにつれ
てＲ（デプレシヨンプルアツプドレイン−ソース
間の抵抗）が変化する。
トランシーバーの出力素子は最悪の場合の速度
及び電流吸い込み仕様を満たすように作られてお
り、そして基準電圧は応答時間を遅い値に等しく
するように働く。それ故、ピーク電流の過渡現象
は、その回路がバス動作のために利用できる最大
時間を使用することによつて最小にされる。
レシーバー部は修正差動増幅器であり、その修
正差動増幅器では反転出力は非反転転入力に帰還
されており、入力信号は反転入力を駆動する。共
通のソース素子は二重の目的にかなう。すなわち
帰還及び二次のレベルシフトをすることである。
レシーバーはヒステリシスを有する特定の狭い
窓で論理の“１”又は“０”の判定を行い、一方
わずかに一ゲート以上の伝搬遅延を引きおこす。
その上、真の補足出力が直接のプツシユプル緩衝
用に利用できる。ユニークな回路はスイツチ点で
非常に高い利得及び匹敵するTTL回路よりもか
なり高い雑音余裕Vilを示す。標準のNMOS入力
段に対する付加雑音余裕Vilはより高いスイツチ
点の利得で実現される。
実施例 第１図について説明する。第１図には本発明の
トランシーバー２が示されている。トランシーバ
ー２は、集積回路の一部であつて、この集積回路
の残りの部分は、明確にするために示されておら
ず、そして駆動体部４と受信機部６によつて構成
されている。
駆動体部４は電圧基準回路網１０によつて構成
されておた、その電圧基準回路網１０の出力はデ
プリシヨン（depletion）トランジスタ６０のゲ
ートに結合されている。その集積回路上のどこか
他の場所で生成されたデータ信号はトランジスタ
６２のゲートに供給されており、そしてその集積
回路のどこかほかで生成されたエネーブル
（enable）信号もトランジスタ６４のゲートに供
給されている。デプリシヨントランジスタ６０及
びエンハンスメント（enhancement）トランジ
スタ６２そして６４はデータ信号用の前駆動体５
として用いられた二入力（一つはデータ用であり
そして他方はエネーブル負荷信号用である）
NORゲートを構成している。その緩衝ゲートは、
基準回路網１０によるデプリシヨントランジスタ
６０のゲート電圧の制御を除いて一般的なもので
ある。基準回路網１０のより詳細な説明は今後明
らかになろうが、現在はトランジスタ６０すなわ
ちプルアツプ（pull−up）素子の有効抵抗が基準
回路網１０によつて制御されているといえば十分
である。緩衝ゲートの出力、すなわちトランジス
タ６０のソースに相当する節点Vgは、端子パツ
ド８の駆動体素子として用いられているオープン
ドレイン（Open−drain）のエンハンスメントト
ランジスタ６６のゲートに結合されている。その
接続は低電圧が能動状態にあるオープンドレイン
型である。
駆動体トランジスタ６６のゲート容量とデプリ
シヨントランジスタ６０の抵抗でRC回路網が形
成される。トランシーバー２の駆動体部が動作し
ている間に発生するピーク電流の値を制限するた
めに、節点Vgを充電する時間とパツド８の容量
を放電する時間は選択された動作周期時間以内で
できるだけ長くなければならない。RCの値を一
定に維持するために、デプリシヨントランジスタ
６０の抵抗、すなわちRC回路網のＲを変えるこ
とによつて、例えば温度そして／又は状態の変化
により素子特性の変化に対してこの時定数が最適
値で一定に保たれる。
簡単のために前駆動体５及び駆動体６６段から
なる単一の段のみが図に示されているが、複数の
そのような段が単一のパツド８に接続されてお
り、前駆動体のデプリシヨン素子の全てのゲート
が単一の基準回路網１０によつて制御されうるこ
とが理解されるだろう。
受信機部６はバスパツド８に結合された従来の
入力保護回路網７０によつて構成される。入力保
護回路網７０は一個の直列抵抗及びダイオードと
して動作するようにバイアスされた１個の並列の
トランジスタによつて構成することができる。保
護回路網７０からでる入力信号はそれから受信器
７２に供給され、その受信器７２は入力パツド８
に存在する入力信号に相当する反転及び非反転回
復出力信号を与える。受信器７２は、今後、より
詳細に説明されるだろうが、その受信器は利得及
び帰還を有する差動増幅器を構成し、“高い又は
低い”判別窓を狭くし、そして高雑音余裕度を得
るために所定のヒステリシス量を生成すると言う
ことで今は十分であろう。
第２図について説明する。第２図には電圧基準
回路網１０の詳細な回路図が示されている。回路
網１０は電流ミラー部１４、直流バイアス部２
０、差動増幅器部２６、緩衝回路部４０そして補
償回路網４６から成る。差動増幅器部２６は二つ
の類似した部分から成る。ある一つの部分はデプ
リシヨントランジスタ２８及びエンハンスメント
トランジスタ３０で形成されており、そして他の
部分はデプリシヨントランジスタ３２及びエンハ
ンスメントトランジスタ３４によつて形成されて
いる。浅いエンハンスメントトランジスタ３６は
これら二つの部分の定電流吸い込みを構成する。
浅いエンハンスメントトランジスタはゲート及び
ソース−ドレイン記号間に小さな円を含ませるこ
とで通常のエンハンスメントトランジスタと図中
では区別される。トランジスタ３６の大きさ（す
なわち長さに対する幅の比）は、十分な量の電流
を吸い込み差動増幅器の出力で所望の低状態電圧
を得るために十分に大きくなければならない。電
流ミラー１４はデプリシヨントランジスタ１８と
浅いエンハンスメントトランジスタ１６で形成さ
れており、わずかにしきい電圧以上に電流吸い込
みトランジスタ３６のゲート電圧を設定するよう
な大きさに作られている。トランジスタ１８及び
１６は同類のトランジスタ２８，３２および３６
に比例するように設計されている。電流ミラー１
４及び差動増幅器部２６の動作は次の説明を考慮
することでより理解される。例えば、温度又は状
態変化によりトランジスタ１６のしきい電圧が上
昇するならば、トランジスタ３６のゲート電圧は
同類のトランジスタ３６のしきい値における対応
する増加を補償するように増加する。
直流バイアス部２０はポリシリコン抵抗２２及
び２４によつて構成された電圧分割器から成つて
いる。それらは直流電力消費を最小にするように
十分大きな形状にされており、そして十分な基準
電圧を差動増幅器トランジスタ３０のゲートに与
えて差動増幅器部２６の動作パラメータを活動領
域の中心に設定している。
補償部４６は、集積回路チツプ部分であるデプ
リシヨントランジスタ５０及びエンハンスメント
トランジスタ４８、そしてその集積回路チツプの
外部にある精密抵抗５２及び５４から成る。
トランジスタの大きさは、前駆動体のデプリシ
ヨントランジスタ６０及び駆動体エンハンスメン
トトランジスタ６６に応じて相対的に決められて
いる。すなわち、エンハンスメントトランジスタ
４８に対するデプリシヨントランジスタ５０の大
きさは、エンハンスメントトランジスタ６６に対
するデプリシヨントランジスタ６０の大きさと同
じである。補償部は、本質的に、トランジスタ５
０の抵抗を外部抵抗器５２の抵抗と比較し、そし
てトランジスタ４８の抵抗を外部抵抗器５４の抵
抗と比較する。温度そして／又は状態変化により
トランジスタ５０が公称量よりも導電性であるな
らば、節点４７の電圧は上昇して節点４９の電圧
は下降する。もしトランジスタ５０がより導電性
でないならば、節点４９の電圧は上昇するだろ
う。もしトランジスタ４８が公称量よりもより導
電性であるならば節点４９の電圧は下降するだろ
う、そしてもしトランジスタ４８がより導電性で
ないならば、節点４９の電圧は上昇するだろう。
このようにして補償用トランジスタ５０は、ちよ
うど対応する駆動体トランジスタ６０のようにプ
ルアツプ素子として働き、そして補償用トランジ
スタ４８は、ちようど対応する前駆動体トランジ
スタ６６のようにプルダウン素子として働く。節
点４９は差動増幅器の非反転入力に結合されてい
る。緩衝回路網４０はデプリシヨントランジスタ
４４−そのゲートは差動増幅器２６の非反転出力
に結合されている−及びエンハンスメントトラン
ジスタ４２−そのゲートは差動増幅器２６の反転
出力に結合されている−によつて構成されてお
り、差動出力１１を生じさせるために用いられて
いる。
出力１１はこのようにして実際のデプリシヨン
及びエンハンスメント素子特性（節点４９）を示
す電圧及び基準電圧（節点２３）の差として生ず
る。この出力は前駆動体５のデプリシヨン素子６
０のゲートに供給され、デプリシヨン及びエンハ
ンスメント素子の特性が変化したときにそのデプ
リシヨン素子６０の抵抗を調整し、このようにし
て駆動体のRCの値を一定に保ちそして電流ピー
クを減少させる。すなわち、トランジスタ６０及
び６６のコンダクタンスが変わるにつれて、その
トランジスタ６０のゲート電圧はRCの値を一定
にするように反対方向に変化する。
トランジスタ４２及び４４はその差動増幅器の
活動範囲をできるだけ広く保つような大きさに作
られており、一方、温度そして／又は状態変化を
適当に調整する。例えば、それらは、プロセスの
高速なコーナ（すなわち、デプリシヨン及びエン
ハンスメント型の両方が高速トランジスタ特性）
に対して、接地に等しい出力電圧を発生させ、そ
して、プロセスの遅いコーナ（すなわち、デプリ
シヨン及びエンハンスメント型の両方が低速特
性）に対して、電源Vddに等しい出力電圧を発生
させるような大きさに作られている。
第３図について説明する。受信器７２のより詳
細な回路図が第３図に示されている。トランジス
タ７４及び７８は、修正差動増幅器８０と共に入
力保護回路網７０からの受信データ信号に対して
ラツチ（latch）を構成する。
差動増幅器８０において、負のしきい電圧をも
つデプリシヨントランジスタ８２は真の定電流吸
い込みではなく、このようにして差動増幅器８０
は真の差動増幅器ではない。しかし、トランジス
タ８２は本質的には抵抗としてふるまい、そして
デプリシヨントランジスタ８４と共に電圧分割器
を構成する。トランジスタ８２の大きさは、でき
るだけ低い低状態の電圧出力を生ずるようにトラ
ンジスタ８４の大きさよりも十分大きい必要があ
る。もしデータ信号入力電圧が入力線上に存在す
る最小保証高状態（すなわち、論理の“１”）に
相当する値であるならば、エンハンスメントトラ
ンジスタ８６は完全にオンしている。そして逆
に、入力線に存在するデータ電圧が低状態（すな
わち、論理“０”）を保証する最大値であるなら
ば、それは完全にオフしている。その反転出力は
エンハンスメントトランジスタ８８のゲートに供
給されており、このようにトランジスタ８６のゲ
ート電圧すなわち入力電圧が減少するにつれて、
反転出力は上昇してトランジスタ８８をオンにす
る。節点８３の電圧は、その後上昇してトランジ
スタ８６を更に遠く切り離すのに役立つ。もし入
力電圧が上昇すれば、それからトランジスタ８６
のゲート電圧が上昇して反転出力を降下させる。
これによつて順番にトランジスタ８８に流れる電
流を減少させトランジスタ８６により多くの電流
を流し、このようにしてトランジスタ８６のオン
動作が更に遠くなる。前もつて決められたヒステ
リシスの量は、ノイズで誘起されたスイツチング
を減少することが望ましいが、技術上知られてい
るように、差動増幅器８０の二つの部分及び電流
吸い込みの相対的大きさによつて得られる。
反転出力を非反転入力に帰還をすると、出力は
出力の対応する低状態又は高状態の値に達し、入
力電圧は各々低状態最大保証電圧より高くなりそ
して高状態最小保証電圧より低くなる。これによ
つて高状態／低状態判別窓は効果的に狭くなり、
そのヒステリシス特性と共に従来設計より秀れた
雑音余裕度を提供する。
トランジスタ７４，７８及びインバータ７６は
集積回路上の他の場所で従来生成されたラツチエ
ネーブル信号に応答してデータをラツチするため
に使される。トランジスタ７４がオン状態になる
と入力データは節点７５に現われ、そして差動増
幅器８０は上記に説明したように動作する。ラツ
チエネーブル信号を低状態にするとトランジスタ
７４がオフになり、そしてインバータ７６を通し
て帰還トランジスタ７８がオンになる。今、非反
転出力は入力節点７５に帰還されて、そしてデー
タがラツチされる。
これで本発明の説明を終える。本発明の精神及
び範囲から逸脱することなく当業者にとつて修正
は明らかになされるだろう。よつて、特許請求の
範囲によつて明確にされた以外、本発明はここに
開示された実施例に制限されない。
【図面の簡単な説明】
第１図は本発明のトランシーバーを一部ブロツ
クで表わした回路図、第２図は第１図の基準回路
網の詳細な回路図、第３図は第１図の受信器回路
網の詳細な回路図を示す。 ４…駆動体部、５…前駆動体、６…受信機部、
８…バスパツド、１０…基準回路網、１４…電流
ミラー部、２０…直流バイアス部、２６…差動増
幅器部、４０…緩衝器部、６０…デプリシヨント
ランジスタ、６２，６４，６６…エンハンスメン
トトランジスタ、７０…入力保護回路網、７２…
受信機。

Claims (1)

  1. 【特許請求の範囲】 １ モノリシツク集積回路における、データ信号
    に応答して外部バスを駆動するためのバス駆動体
    システムにおいて、 (A) 前記外部バスに接続するようにされていて、
    付勢状態及び消勢状態を有し、付勢状態にある
    ときに前記バスを駆動する選択的に付勢可能な
    駆動手段と、 (B) 前記駆動体手段に接続され、前記データ信号
    及び基準信号に応答して前記駆動手段を選択的
    に付勢及び消勢し、そして付勢状態と消勢状態
    との間で前記駆動体手段とスイツチングする速
    度を調整するように前記基準信号に応答する前
    記駆動体手段と、 (C) 前記駆動体手段に接続されていて、前記基準
    信号を発生するための基準手段とを有し、この
    基準手段は、 (i) それぞれ前記駆動体手段と前記駆動体手段
    において同じ電気特性の変化とともに変わる
    電気特性をそれぞれ有し、かつ、特性基準信
    号を発生するように相互に接続された前駆動
    体補償手段及び駆動体補償手段を含む特性基
    準信号発生手段と、 (ii) 前記特性基準信号に応答して前記基準信号
    を発生させる基準信号発生手段と、 を備えることを特徴とするバス駆動体システム。 ２ 前記基準信号発生手段が、前記特性基準信号
    を受信するように接続され、その特性基準信号に
    応答して特性基準信号を増幅する増幅器手段と、
    この増幅器手段からの信号に応答して、前記基準
    信号を発生するバツフア手段とを含む特許請求の
    範囲第１項記載のバス駆動体システム。 ３ 前記増幅器手段が、 (A) 電流源制御信号によつて制御された電流源手
    段により制御された制御節点に接続された電源
    端子を有するトランジスタをそれぞれ有する基
    準ブランチ及び制御ブランチを含み、前記増幅
    された特性基準信号を発生する差動増幅器手段
    を備え、 前記基準ブランチトランジスタは差動基準信
    号によつて制御され、前記制御ブチンチトラン
    ジスタは前記特性基準信号によつて制御され、
    前記増幅された特性基準信号は前記基準トラン
    ジスタと前記制御トランジスタの合わせた差動
    出力信号を有し、 (B) 前記基準信号を発生する電圧分割手段を有す
    る差動基準信号発生手段を備え、 (C) 前記電流源制御信号を発生する電流ミラー回
    路手段を有する電流源制御手段を備える特許請
    求の範囲第２項記載のバス駆動体システム。 ４ 前記準ブランチ及び前記制御ブランチがそれ
    ぞれ、電圧電源、前記基準トランジスタ及び制御
    トランジスタに接続され、各々のブランチを通過
    する電流に比例して電圧降下を生じさせる電圧降
    下トランジスタを備え、 前記電流源手段は前記制御節点とグランド基準
    端子との間に接続された電流源トランジスタ手段
    をさらに有し、前記電流ミラー手段は、前記電圧
    降下トランジスタ手段と前記電流源トランジスタ
    手段との両方の電気特性に関連した電気特性を有
    する直列に接続されたトランジスタ手段を有する
    特許請求の範囲第３項記載のバス駆動体システ
    ム。 ５ 前記バツフア手段が、前記差動増幅器手段か
    らの差動出力信号の一つによつてそれぞれ制御さ
    れた一対の直列接続されたバツフアトランジスタ
    手段を備え、前記基準信号が前記バツフアトラン
    ジスタ手段間の節点から取り出される特許請求の
    範囲第３項記載のバス駆動体システム。 ６ 前記前駆動体補償手段及び前記駆動体補償手
    段が、正確な抵抗手段に接続されたトランジスタ
    手段を備え、前記前駆動体補償手段が、前記差動
    増幅器手段の前記基準ブランチからの出力信号に
    よつて制御され、かつ、前記駆動体補償手段を制
    御するための出力信号を発生し、前記駆動体補償
    手段が、前記差動増幅器手段の前記制御ブランチ
    を制御するための前記特性基準信号を発生する特
    許請求の範囲第４項記載のバス駆動体システム。 ７ モノリシツク集積回路における、データ信号
    に応答して外部バスを駆動し、そしてそのバスか
    らのデータ信号を受信するためのバス・トランシ
    ーバ・システムにおいて、 (A) 前記外部バスに接続するようにされていて、
    付勢状態及び消勢状態を有し、付勢状態にある
    ときに前記バスを駆動する選択的に付勢可能な
    駆動手段と、 (B) 前記駆動体手段に接続され、前記データ信号
    及び基準信号に応答して前記駆動手段を選択的
    に付勢及び消勢し、そして付勢状態と消勢状態
    との間で前記駆動体手段をスイツチングする速
    度を調整するように前記基準信号に答する前駆
    動体手段と、 (C) 前記駆動体手段に接続されていて、前記基準
    信号を発生するための基準手段とを有し、この
    基準手段は、 (D) 前記バスに接続され、このバスの信号の関数
    として電圧出力信号を発生する高利得手段を含
    むレシーバ段と、 を備えることを特徴とするバス・トランシーバ・
    システム。 ８ 前記基準信号発生手段が、前記特性基準信号
    を受信するように接続され、その特性基準信号に
    応答して特性基準信号を増幅する増幅器手段と、
    この増幅器手段からの信号に応答して、前記基準
    信号を発生するバツフア手段とを含む特許請求の
    範囲第７項記載のバス・トランシーバ・システ
    ム。 ９ 前記増幅器手段が、 (A) 電流源制御信号によつて制御された電流源手
    段により制御された制御節点に接続された電源
    端子を有するトランジスタをそれぞれ有する基
    準ブランチ及び制御ブランチを含み、前記増幅
    された特性基準信号を発生する差動増幅器手段
    を備え、 前記基準ブランチトランジスタは差動基準信
    号によつて制御され、前記制御ブランチトラン
    ジスタは前記特性基準信号によつて制御され、
    前記増幅された特性基準信号は前記基準トラン
    ジスタと前記制御トランジスタの合わせた差動
    出力信号を有し、 (B) 前記基準信号を発生する電圧分割手段を有す
    る差動基準信号発生手段を備え、 (C) 前記電流源制御信号を発生する電流ミラー回
    路手段を有する電流源制御手段を備える特許請
    求の範囲第８項記載のバス・トランシーバ・シ
    ステム。 １０ 前記基準ブランチ及び前記制御ブランチが
    それぞれ、電圧電源、前記基準トランジスタ及び
    制御トランジスタに接続され、各々のブランチを
    通過する電流に比例して電圧降下を生じさせる電
    圧降下トランジスタを備え、 前記電流源手段は前記制御節点とグランド基準
    端子との間に接続された電流源トランジスタ手段
    をさらに有し、前記電流ミラー手段は、前記電圧
    降下トランジスタ手段と前記電流源トランジスタ
    手段との両方の電気特性に関連した電気特性を有
    する直列に接続されたトランジスタ手段を有する
    特許請求の範囲第９項記載のバス・トランシー
    バ・システム。 １１ 前記バツフア手段が、前記差動増幅器手段
    からの差動出力信号の一つによつてそれぞれ制御
    された一対の直列接続されたバツフアトランジス
    タ手段を備え、前記基準信号が前記バツフアトラ
    ンジスタ手段の節点から取り出される特許請求の
    範囲第９項記載のバス・トランシーバ・システ
    ム。 １２ 前記駆動体補償手段及び前記駆動体補償手
    段が、正確な抵抗手段に接続されたトランジスタ
    手段を備え、前記駆動体補償手段が、前記差動増
    幅器手段の前記基準ブランチからの出力信号によ
    つて制御され、かつ、前記駆動体補償手段を制御
    するための出力信号を発生し、前記駆動体補償手
    段が、前記差動増幅器手段の前記制御ブランチを
    制御するための前記特性基準信号を発生する特許
    請求の範囲第１０項記載のバス・トランシーバ・
    システム。
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