JPH0456160A

JPH0456160A - 半導体装置

Info

Publication number: JPH0456160A
Application number: JP2163738A
Authority: JP
Inventors: Kiyotarou Imai; 馨太郎今井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-06-21
Filing date: 1990-06-21
Publication date: 1992-02-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体装置に係り、特にＤＲＡＭ等における
キャパシタ構造に関する。

（従来の技術）半導体装置の１つに、キャパシタとトランジスタとを組
み合わせて情報の記憶動作を行うＤＲＡＭ　　（Ｄｙｎ
ｎａａ＋ｉｃ　　ＲａｎｄｏｌＷ　Ａｃｃｅｓｓ　　ｒ
ｅａｄ　　ｗｒｉｔｅ　　Ｍｅｍｏｒｙ）かある。

近年、半導体技術の進歩、特に微細加工技術の進歩によ
り、いわゆるＭＯ５型ＤＲＡＭの高集積化、大容量化か
急速に進められている。

この高集積化に伴い、情報（電荷）を蓄積するキャパシ
タの面積は減少し、この結果メモリ内容が誤って読み出
されたり、あるいはα線等によりメモリ内容が破壊され
るソフトエラーなどが問題になっている。

さらに、キャパシタ面積の減少のみならず、素子パター
ンの高精度化への要求から厚さ方向の寸法も薄くする必
要性が高まってきている。このようななかにあって、キ
ャパシタ絶縁膜も薄くなる一方であり、側面でのキャパ
シタ容量がほとんど得られなくなって６きている。

従来キャパシタ絶縁膜としては、酸化シリコン膜が用い
られているが、微細化によるキャパシタ容量の低下を補
うべく、酸化シリコン膜よりも誘電率の大きい窒化シリ
コン膜や酸化タンタル膜を絶縁膜として用いることが検
討されている。

特に、酸化タンタルの誘電率は酸化シリコンに比べて約
７倍程度も大きいため、期待されている材料である。

しかし、酸化タンタルのバンドギャップは約４゜７ｅＶ
と小さいため、リーク電流が大きいことが問題となって
いる。このようなリーク電流を抑制するために、例えば
下地シリコンと酸化タンタルとの界面に、よりバンドギ
ャップの大きい酸化シリコン膜や窒化シリコン膜を設け
る方法が提案されている。

しかしなから、膜厚の制限があるなかで、誘電率の小さ
い酸化シリコンや窒化シリコンを介在させるということ
は、その分、キャパシタ容量の低下を招くことになって
しまう。

このように、十分なキャパシタ容量を確保しつつリーク
電流の抑制をはかることは極めて困難な問題となってい
る。

（発明か解決しようとする課題）このように、従来のキャパシタにおいては、十分なキャ
パシタ容量を確保しつつリーク電流の抑制をはかること
は極めて困難であった。

本発明は、前記実情に鑑みてなされたものて、メモリセ
ル占有面積の縮小化にもがかわらず、十分なキャパシタ
容量を確保することができ、信頼性の高いキャパシタを
提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段）そこで本発明では、酸化タンタル膜をキャパシタ絶縁膜
として用いると共に、上下電極としては少なくともキャ
パシタ絶縁膜と接する領域を仕事関数の値の相加平均が
４．５ｅＶ以上４．９ｅＶ以下となるような材料で構成
している。

望ましくは、上部電極の少なくともキャパシタ絶縁膜と
接する領域はタングステンから構成され、下部電極の少
なくともキャパシタ絶縁膜と接する領域はタングステン
との仕事関数の相加平均が４゜５ｅＶ以上４．９ｅＶ以
下となるように選択された材料で構成されている。

望ましくは、下部電極としてｎ十型多結晶シリコンまた
はタングステンを用いると共に、上部電極、とじては、
ニッケルあるいはパラジウムを用いるようにしている。

（作用）まず、酸化タンタル膜と上下電極のバンド図を考えてみ
よう。

上部電極および下部電極の仕事関数を、φφ２とすると
それぞれの障壁高さＶ、、Ｖ２および膜に生じる電位差
ΔＶは図に示すように表される。

酸化タンタル膜中の伝導は、Ｐｏｏｌ−Ｆｒｅｎｃｋｅ
　ｌ型であるとされ、電流は障壁高さと膜に印加される
電圧によって決まる。このため、流れる電流量を見積も
るための近似的な目安として、絶縁膜における禁制帯の
広さをとることができる。

そして障壁高さＶ、、Ｖ２のいずれもが小さい場合は、
フェルミレベルよりも上に位置する禁制帯の広さが小さ
くなるため、電子電流が流れやすくなる。

一方、障壁高さＶ、、Ｖ２のいずれもが大きい場合は、
フェルミレベルよりも下に位置する禁制帯の広さが小さ
くなるため、正孔電流が流れやすくなる。これらの電流
は禁制帯の広さが小さくなるにつれて、指数関数的に増
大するため、フェルミレベルの上下に位置する禁制帯の
広さが等しいときにも最もリーク電流が小さくなること
がわかる。このような条件は、図からあきらかなように
、φ７．φ２の平均値が４．７ｅＶである場合である。

さらに、一方の電極をタングステンとし、他方の電極材
料を種々選択して、リーク電流を測定した。その結果を
仕事関数の平均を横軸とし、そのときの電界強度６ＭＶ
におけるリーク電流の値を縦軸としてプロットした図を
第５図に示す。

この結果から、上下の電極をその仕事関数の平均値が４
．７ｅＶ±０．２ｅＶ以内に収まるようにと選ぶことに
よって、リーク電流を１オ一ダー以内に抑制することが
できることがわかる。この程度のリーク電流に抑えるこ
とにより、ＬＳＩ用に適した高信頼性の上ヤパシタを提
供することができる。

電極材料として用いられるものの仕事関数を次表に示す
。

表この表から、例えば、下部電極にｎ生型多結晶シリコン
またはタングステンの場合、上部電極としてはニッケル
、パラジウムまたはｐ生長結晶シリコンを選択するよう
にすればよい。

このように、本発明によれば、リーク電流が少なく十分
なキャパシタ容量を有し、優れた電荷保持能力を有する
キャパシタを提供することが可能となる。

なお、上下の電極をその仕事関数の平均値か４゜７ｅＶ
となるように選択するのが理想的であるが、±０．２ｅ
Ｖ程度以内に収まればよい。

（実施例）以下、本発明の実施例について図面を参照しつつ詳細に
説明する。

第１図（ａ）乃至第１図（ｄ）は、下部電極としてタン
グステン、キャパシタ絶縁膜として酸化タンタル、上部
電極としてパラジウムを用いた、本発明実施例の積層形
メモリセル構造のＤＲＡＭの製造工程図である。

まず、第１図（ａ）に示すように、不純物濃度１０１５
〜１０１６ｃ−程度のｐ型のシリコン基板１゜１内に、
通常のＬＯＣＯＳ法により素子分離絶縁膜１０２を形成
する。そして、熱酸化法により膜厚２００ｎ■の酸化シ
リコン層１０３および３００ｎＩ１１の多結晶シリコン
層１０４を堆積し、フォトリソ法および反応性イオンエ
ツチング法によってこれらをパターニングし、ゲート絶
縁膜１０３およびゲート電極１０４を形成する。さらに
、このケート電極１０４をマスクとしてＡｓイオンをイ
オン注入し、ｎ−形波散層１０５からなるソース・ドレ
イン領域を形成し、スイッチングトランジスタとしての
ＭＯＳＦＥＴを形成する。

さらに、第１図（ｂ）に示すように、この上層に、ＣＶ
Ｄ法により、膜厚１５００Ａ程度の酸化シリコン膜１０
６を堆積したのち、フォトリソ法および反応性、イオン
エツチングにより、ストレージ・ノード・コンタクト１
０７を形成する。

こののち、第１図（Ｃ）に示すように、全面に膜厚８０
０Ａの多結晶シリコン膜１０８を堆積しドーピングを行
った後、フォトリソ法および化学的ドライエツチング法
（等方性エツチング）により、パターニングし、さらに
この上層にスパッタリング法によりタングステン膜１０
９を形成してパタニングし、キャパシタ下部電極１０９
を形成する。この後、ＣＶＤ法によりキャパシタ絶縁膜
１１０となる酸化タンタル膜を形成する。

そして最後に、第１図（ｄ）に示すように、キャパシタ
上部電極１１］としてプラチナ膜を全面に形成した後、
通常の写真食刻法を用いてパターニングし、メモリセル
を形成する。

このようにして形成されたＤＲＡＭのリーク電流特性を
第３図に曲線Ｃおよび曲線ｄに示す。ここで曲線Ｃは、
下部電極を負、上部電極を正としたとき、曲線ｄは、下
部電極を正、上部電極を負としたときのリーク特性を示
す。比較のために、Ａｌとｎ生長結晶シリコンとをそれ
ぞれ上下電極としたときのリーク特性を同様に曲線ａお
よび曲線すに示す。

これらの比較からも、本発明実施例のＤＲＡＭはリーク
か大幅に低減されていることがわかる。

このようにして形成されたＤＲＡＭによれば、キャパシ
タかタングステン膜からなる下部電極１０つとニッケル
からなる上部電極とによってキャパシタ絶縁膜としての
酸化タンタル膜をはさんているため、リーク電流か少な
く、キャパシタ容量か大きく、電荷保持量の大きいもの
で構成されているため、誤動作か少なく信頼性の高いＤ
　ＲＡ　ｈｉを得ることができる。

実施例２次に、本発明の第２の実施例について図面を参照しつつ
詳細に説明する。

第２図（ａ）乃至第２図（ｄ）は、下部電極としてｎ生
長結晶シリコン、キャパシタ絶縁膜として酸化タンタル
、上部電極としてｐ生長結晶シリコンを用いた、本発明
実施例の積層形メモリセル構造のＤＲＡＭの製造工程図
である。

まず、実施例１と同様に、第２図（ａ）に示すように、
不純物濃度１０１５〜１０１６Ｃ１１−３程度のｐ型の
シリコン基板２０１内に、通常のＬＯＣＯ３法により素
子分離絶縁膜２０２を形成する。そして、熱酸化法によ
り膜厚２０　Ｏｒ＋ｓ＋の酸化シリコン層２０３および
３００　ｎＩｍの多結晶シリコン層２０４を堆積し、フ
ォトリソ法および反応性イオンエッチンク法によってこ
れらをパターニングし、ゲート絶縁膜２０３およびゲー
ト電極２０４を形成する。

さらに、このゲート電極２０４をマスクとしてＡＳイオ
ンをイオン注入し、ｎ−形波散層２０５からなるソース
・トレイン領域を形成し、スイッチングトランジスタと
してのＭＯＳＦＥＴを形成する。

さらに、第２図（ｂ）に示すように、この上層に、ＣＶ
Ｄ法により、膜厚１５０ＯＡ程度の酸化シリコン膜２０
６を堆積したのち、フォトリソ法および反応性イオンエ
ツチングにより、ストレージ・ノード・コンタクト２０
７を形成する。

こののち、第２図（Ｃ）に示すように、全面に膜厚８０
０人の多結晶シリコン膜２０８を堆積しドーピングを行
いｎ生長結晶シリコンＩｉ！２０８とした後、フォトリ
ソ法および化学的ドライエツチング法（等方性エツチン
グ）により、パターニングし、さらにこの上層に、ＣＶ
Ｄ法によりキャパシタ絶縁膜２１０となる酸化タンタル
膜を形成する。

そして最後に、第２図（ｄ）に示すように、キャパシタ
上部電極２１１として、多結晶シリコン膜を全面に形成
した後、ボロンをイオン注入し８００℃の窒素雰囲気中
でアニールを行い、通常の写真食刻法を用いてパターニ
ングし、メモリセルを形成する。

このようにして形成されたＤＲＡＭのリーク電流特性を
第３図に曲線ｅおよび曲線ｆに示す。ここで曲線ｅは、
下部電極を正、上部電極を負としたとき、曲線ｆは、下
部電極を負、上部電極を正としたときのリーク特性を示
す。

このようにして形成されたＤＲＡＭによれば、キャパシ
タがｎ生長結晶シリコン膜からなる下部電極１０９とｐ
生長結晶シリコン膜からなる上部電極とによってキャパ
シタ絶縁膜としての酸化タンタル膜をはさんでいるため
、リーク電流が少なく、キャパシタ容量が大きく、電荷
保持量の大きいもので構成されているため、誤動作が少
なく信頼性の高いＤＲＡＭを得ることができる。

なおさらに、ここで下部電極をニッケルに変え、他は同
様に形成したときのリーク特性を曲線ｇおよび曲線りに
示す。ここで曲線ｇは、下部電極を正、上部電極を負と
したとき、曲線りは、下部電極を負、上部電極を正とし
たときのリーク特性を示す。

この場合もリーク電流が少なくなっている二とがわかる
。

また、キャパシタの上部電極および下部電極としては、
多結晶シリコン膜等を用いたが、必ずしもこれらに限定
されるものではなく、金属あるいは金属合金等、本発明
の条件を満たす範囲内で適宜変更可能である。

さらにまた、上下電極を多層構造とし、キャパシタ絶縁
膜に接する領域の構成材料を、相加平均が４．７ｅＶ以
上となるように選択しても同様の効果を得ることができ
る。

これらの実施例では、積層キャパシタ構造のＤＲＡＭに
ついて説明したが、トレンチ構造のＤＲＡＭに対しても
適用可能である。

〔発明の効果〕

以上説明してきたように、本発明のキャパシタによれば
、酸化タンタル膜をキャパシタ絶縁膜として用いると共
に、上下電極としては仕事関数の値の相加平均が４．７
ｅＶ±０．２’ｅＶとなるような材料を用いるようにし
ているため、高集積化に際しても、リーク電流を低減し
、十分なキャパシタ容量を維持しつつ、電荷保持能力を
高めることができる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｄ）は本発明の第１の実施例
の積層形メモリセル構造のＤＲＡＭの製造工程図、第２
図（ａ）乃至第２図（ｄ）は本発明の第２の実施例の積
層形メモリセル構造のＤＲＡＭの製造工程図、第３図は
本発明実施例のＤＲＡＭのキャパシタと従来例のＤＲＡ
Ｍのキャパシタのリーク電流を示す比較図、第４図はキ
ャパシタのバンド構造図、第５図は上下電極構成材料の
仕事関数の相加平均とリニ・多電流との関係を示す図で
ある。１０１・・・ｐ型のシリコン基板、１０２・・・素子分
離絶縁膜、１０３・・・ゲート絶縁膜、１０４・・・ゲ
ト電極、１０５・・・ｎ型拡散層、１０６・・・層間絶
縁膜、１０７　・−・ストレージノードコンタクト、］
０８・・・ｎ十型多結晶シリコン層、１０９・・・タン
グステン膜、１１０・・・酸化タンタル膜（キャパシタ
絶縁膜）、１１１’・・・ｎ十型多結晶シリコン層、２
゜１・・・ｐ型のシリコン基板、２０２・・・素子分離
絶縁膜、２０３・・・ゲート絶縁膜、２０４・・・ゲー
ト電極、２０５・・・ｎ型拡散層、２０６・・・層間絶
縁膜、２゜７・・・ストレージノードコンタクト、２０
８・・ｎ＋型多結晶シリコン層、２１０・・・酸化タン
タル膜（キャパシタ絶縁膜）、２１１・・・ｐ小型多結
晶シリコン層。

Claims

【特許請求の範囲】

（１）酸化タンタル膜をキャパシタ絶縁膜とし、このキ
ャパシタ絶縁膜を上部電極と下部電極とではさんだキャ
パシタにおいて、前記上部電極および下部電極は、少なくとも前記キャパ
シタ絶縁膜と接する領域を構成する材料が、仕事関数の
値の相加平均が４．５ｅＶ以上４．９ｅＶ以下となるよ
うに選択されていることを特徴とする半導体装置。
（２）酸化タンタル膜をキャパシタ絶縁膜とし、このキ
ャパシタ絶縁膜を上部電極と下部電極とではさんだキャ
パシタにおいて、前記両電極の内一方の電極の少なくともキャパシタ絶縁膜と接する領域はタングステンから構成さ
れ、前記他方の電極の少なくともキャパシタ絶縁膜と接する領域はタングステンとの仕事関数の相加平
均が４．５ｅＶ以上４．９ｅＶ以下となるように選択さ
れた材料で構成されていることを特徴とする半導体装置
。
（３）酸化タンタル膜をキャパシタ絶縁膜とし、このキ
ャパシタ絶縁膜を上部電極と下部電極とではさんだキャ
パシタにおいて、前記上部電極および下部電極の、少なくともキャパシタ
絶縁膜と接する上下２つの領域のうち一方がｎ＾＋多結
晶シリコンであり、他方がニッケルまたはパラジウムで
構成されている事を特徴とする半導体装置。