JPH0458048B2 - - Google Patents

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JPH0458048B2
JPH0458048B2 JP61274258A JP27425886A JPH0458048B2 JP H0458048 B2 JPH0458048 B2 JP H0458048B2 JP 61274258 A JP61274258 A JP 61274258A JP 27425886 A JP27425886 A JP 27425886A JP H0458048 B2 JPH0458048 B2 JP H0458048B2
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JP
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clock
frequency
signal
line
processor
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International Business Machines Corp
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
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    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、計算回路のためのクロツク信号の発
生に関し、さらに詳しくは、多周波数クロツキン
グ信号の発生に関する。
Ｂ 従来技術およびその問題点 コンピユータおよび処理回路は、クロツキング
信号を使つて内部回路の動作を同期づける。処理
回路が現実にデータを処理中であれ入力の待機中
であれ、クロツキング信号は常に存在する。待時
間の間、処理回路の通常動作は電力の浪費に終わ
る。これは、電池のように電力源が固定された処
理回路で特に不利である。
ポータブルな計算器では、電池の電力を使う処
理回路が普通である。電池の電力を節約する１つ
の技術が、「４モードのマイクロコンピユータの
電力節約操作」という名称の米国特許第4317181
号明細書に含まれている。それによれば、電力が
メモリに接続されたある特定の回路に向けて維持
される間、クロツクト・ロジツクをオフにする手
段が開示されている。関連する米国特許第
4409665号明細書では、活動しない間、定義済出
力ロジツク・レベルに強制的に向けられるロジツ
クを含むプロセツサ回路が開示されている。ロジ
ツクがこの定義済出力ロジツク・レベルにある
と、電力の消費は減少する。
同じタイプの技術は、米国特許第4317180号明
細書にも開示されている。
「タイム・キーパーという計算器の低電力消費
機構との結合」という名称の米国特許第4218876
号明細書では、計算器が１つの特定モードにある
とき、クロツキング信号が修正されて付加的な信
号が発生される二重モード計算器が開示されてい
る。
「電池で作動するマイクロプロセツサ・ベー
ス・システムにおける電力消費を減少させる回
路」という名称の米国特許第4203153号明細書で
は、予定した時間間隔の間、マイクロプロセツサ
と電池源の接続を切り離す回路が開示されてい
る。
電力消費を削減するために、クロツク周波数を
遅くすることが考えられるが、その場合に問題と
なるのは、周波数を変更する際にグリツチが生じ
ることである。
Ｃ 問題点を解決するための手段 本発明によるクロツキング回路は、第１の周波
数でクロツク信号を発生するとともに、さらに変
更信号に応答して、クロツク信号の周波数を他の
いくつかの選択された周波数のうちの１つに変更
する。さらに、この回路は、選択される周波数を
指示する第２の回路に接続される。
好ましい実施例では、クロツキング回路がプロ
セツサに接続される。クロツキング回路の出力す
るクロツキング信号は、プロセツサによつて、プ
ロセツサ動作を制御するのに用いられる。クロツ
キング回路は、クロツキング信号レジスタと周波
数発生器とに接続されるクロツキング制御回路を
含む。周波数発生器は、発振器および各自が固有
の周波数を持ついくつかの信号を出力する分周器
を含む。クロツク回路レジスタはプロセツサに接
続されて、プロセツサからのデータと割込みを受
け取る。クロツク制御回路は、クロツク・レジス
タと周波数発生器の両方に接続され、クロツク・
レジスタからの入力に従つてクロツク信号の周波
数を変更する。しかしながら、このような変更
は、所定間隔の時間帯でのみ行われる。
クロツク制御回路が出力するクロツク信号の現
実の周波数は、クロツク・レジスタのデータの内
容によつて決まる。クロツク・レジスタは、プロ
セツサから来るデータ・バスから入力を受け取
る。加えて、プロセツサからの割込みまたは直接
メモリ・アクセスの要求の発生に応答して、この
レジスタの１ビツト位置がセツトされる。
動作時に、プロセツサはデータ・バスを通じて
クロツク制御回路を指図し、遅いクロツク周波数
を出力させることができる。これは、プロセツサ
が特定のデータをクロツク・レジスタにロードす
ることにより、達成される。クロツク・レジスタ
の出力はクロツク制御回路に入力される。クロツ
ク制御回路は、周波数発生器から出力される信号
周波数のうちの適当なものを選択する。遅いクロ
ツク速度でプロセツサを動作させると、電力消費
が減少する。割込みまたは直接メモリ・アクセス
要求を受け取ると、クロツク・レジスタの１ビツ
ト位置の内容が自動的にゼロにセツトされる。こ
のゼロがクロツク制御回路に入力されると、該回
路によつてクロツク信号が通常の動作周波数で出
力される。このようなクロツキング回路を実現す
ると、プロセツサの動作速度がプログラム可能と
なる一方、割込みまたは直接メモリ・アクセスの
要求のような事象が生じると、プロセツサの動作
速度を通常のものにすることができる。
Ｄ 実施例 データ・プロセツサの作動時の電力消費は、プ
ロセツサが電池等の固定された電力供給装置に接
続されるとき、重要になる。CMOS技術ととも
に生じたプロセツサの電力消耗は、発生する論理
状態と遷移数と直接に関係する。論理状態の遷移
数が多くなるほど、消費される電力量は多くな
る。論理状態の遷移数を減らす１つの方法は、プ
ロセツサが休んでいる、つまりキーボード入力を
待つているときのような適当な時間に、プロセツ
サ・システム・クロツク周波数を遅くすることで
ある。ある実現手段では、システム割込み、
（INT）、マスク不能（ノン・マスカブル、
NMI）、または直接メモリ・アクセス（DMA）
要求が生じるまで、プロセツサ・システム・クロ
ツクを完全にシヤツトオフすることができる。前
記システム割込み等の事態が生じると、プロセツ
サが通常の動作速度で動作するように、プロセツ
サ・システム・クロツクは通常周波数で動作しな
ければならない。
信号周波数が変化する場合、無効であるクロツ
ク・ハイの時間が生じたり、無効であるクロツ
ク・ロウの時間が生じることのないようにしなけ
ればならない。換言すれば、周波数が変化しても
結果として生じるクロツク信号は、プロセツサに
ついて指定される通りの、最小限のクロツク・ハ
イ時間または最小限のクロツク・ロウ時間を提供
しなければならない。好ましい実施例では、プロ
セツサがHarrisまたはIntel80C88CMOSマイクロ
プロセツサ（商品名）である。このマイクロプロ
セツサの仕様書を参照すると、最小限クロツク・
ロウ時間は118＋１秒であり、最小限のクロツ
ク・ハイ時間は69＋１秒である。
本発明の回路によれば、プロセツサが通常より
も遅いクロツク周波数を指定できるとともに、割
込みやDMA要求のような事象が生じると、クロ
ツク周波数が通常の動作周波数に戻ることを保障
できる。さらに、本発明によれば、最小限のクロ
ツク・ハイおよび最小限のクロツク・ロウの指定
値に従うように、クロツク周波数の遷移が行われ
る。
第１図は、プロセツサ１０（実施例では
80C88）に接続した本発明のクロツキング回路の
ブロツク図である。本発明のクロツキング回路
は、クロツク・レジスタ３０、周波数発生器５０
およびクロツク制御回路４０を含む。クロツク制
御回路４０はクロツク信号を回路６２に出力す
る。該信号は、プロセツサ１０に入力される。こ
のクロツク信号が、プロセツサ１０のためのシス
テム・クロツクである。プロセツサ１０はクロツ
ク・レジスタ３０と相互に接続されており、回線
６２のクロツク信号の速度を制御する。
クロツク・レジスタ３０は、データ・バス１
２、レジスタ制御回線１４、およびプロセツサ事
象回線１６，１８，２０を含む。データ・バス１
２は３個のＤ型フリツプ・フロツプ２４，２６，
２８に接続されている。レジスタ制御回線１４
は、フリツプ・フロツプ２４，２６，２８へのク
ロツキング入力にも接続されている。回線１６，
１８，２０上の外部事象は、それぞれDMA要求
（DMA）、マスク不能割込み（NMI）、および割
込み（INT）を含む。回線１６，１８，２０は
ORゲート２２に入力され、その出力は回線３８
を経てフリツプ・フロツプ２４のリセツト入力に
導かれる。フリツプ・フロツプ２４，２６，２８
の出力は、図示のようにそれぞれ回線３２，３
４，３６を経てクロツク制御回路４０に導かれ
る。動作時に、プロセツサ１０は、データ・バス
１２を通じて３個のフリツプ・フロツプ２４，２
６，２８に入力値を与える。レジスタ制御回線１
４は、クロツキング制御信号を含む。なお、該信
号の一例は、データ・バス１２がフリツプ・フロ
ツプ２４，２６，２８へのＤ入力をロードできる
ようにするＩ／Ｏ書込み信号である。外部事象の
何れか１つ、つまりDMA要求、NMIまたはINT
が生じると、ORゲート２２の出力はフリツプ・
フロツプ２４の出力を０にリセツトする。
周波数発生器５０は発振器５２からなる。発振
器５２の出力は、回線５４を通じて３分周回路５
６に導かれる。３分周回路５６は、回線４６を通
じてクロツク制御回路４０と別の分周回路６０に
周波数信号を出力する。分周回路６０は、２つの
信号をそれぞれ回線４２，４４に出力する。実施
例において、発振器５２の生成する信号の周波数
は、14.318メガヘルツである。この信号は回線５
４で３分周回路５６へ導かれる。この３分周回路
５６は回線４６に4.773メガヘルツの信号を出力
するが、これは元の信号の33％のデユーテイ・サ
イクルを持つ信号である。分周回路６０は、16分
周出力と４分周出力を含むので、回線４２には、
0.298メガヘルツの信号が生じ、回線４４には、
1.193メガヘルツの信号が生じる。周波数発生器
５０にはさらに回線４８が含まれるが、これは接
地されて０ヘルツの信号を生成する。
動作時に、回線３２，３４，３６のクロツク・
レジスタ３０のデータは、クロツク制御回路４０
に対して、回線４２，４４，４６または４８の周
波数信号の１つのクロツク信号として回線６２に
出力することを命じる。
実施例において、通常動作クロツク周波数は、
回線４６に出力される4.773メガヘルツである。
回線４２，４４の遅い周波数は、この通常動作周
波数の整分数（整数分の一）である。
動作時に、プロセツサ１０は、データ・バス１
２を使つて適当な入力をクロツク・レジスタ３０
に与えることにより、遅いクロツク速度を指定で
きる。この入力はクロツク制御回路４０に与えら
れ、回線６２のクロツク信号として遅い周波数信
号を指定する。回線１６，１８または２０の外部
事象の何れかが生じると、クロツク制御回路４０
が回線４６からのクロツク信号を回線６２へ出力
するように、クロツク・レジスタ３０の出力が変
化する。
第２図は、クロツク制御回路４０の概略図であ
る。回線３２，３４，３６は２つのNORゲート
６４，６６の入力側に接続される。NORゲート
６４，６６の出力は、それぞれ回線６５，６７を
経て２つのラツチ６８，７０へ導かれる。回線３
２上のフリツプ・フロツプ２４（第１図参照）か
らの信号は、NORゲート６４，６６の両方に入
力される。したがつて、外部事象、つまりDMA
要求が生じたり、INTまたはNMI信号が生じた
りすると、ラツチ６８，７０の両方にそれぞれ回
線６５，６７を経て“１”が入力されることにな
る。ラツチ６８，７０の出力はそれぞれ回線６
９，７１を経てフリツプ・フロツプ７４，７６へ
導かれる。フリツプ・フロツプ７４，７６の出力
は、それぞれ回線７５，７７を経てマルチプレク
サ・スイツチ７８へ導かれる。マルチプレクサ・
スイツチ７８は、４対１マルチプレクサ８０に接
続されている。該マルチプレクサ８０は、回線６
２を４本の入力回線４２，４４，４６，４８の１
本と接続し、適当な周波数でクロツク信号を与え
る。言い換えると、フリツプ・フロツプ７４，７
６からの２桁の２進ビツト出力は、入力回線４
２，４４，４６，４８の１つをクロツク信号とし
て指定する。
回線６２のクロツク信号出力が最小限のクロツ
ク・ハイ時間および最小限のクロツク・ロウ時間
を与えることを保証するために、クロツク制御回
路４０には付加的な回路が含まれている。この回
路は、図示されるようにNORゲート７２とイン
バータ８２を含む。特に、回線４４がインバータ
８２の入力側に接続されている。インバータ８２
の出力する反転された信号は、回線４４′を通じ
てラツチ６８，７０へ与えられる。回線４４′の
信号は、回線４４の1.193メガヘルツの信号が負
である間、回線６５，６７からの入力を、それぞ
れラツチ６８，７０へラツチする。回線４４のこ
の信号は、回線６９，７１のラツチ６８，７０の
出力が、適当な間隔の時間帯で一定に保たれるこ
とを保証する。
NORゲート７２の入力側は回線４２，４４，
４６と接続されており、その出力は回線７３を通
じてフリツプ・フロツプ７４，７６に入力される
クロツキング信号となる。このような回路配置に
より、マルチプレクサ８０が１つの周波数から別
の周波数へ変化できるようになるまで、すべての
周波数入力信号は同じ遷移状態にあることにな
る。
第３図は、回線４６の4.773メガヘルツ信号、
回線４４の1.193メガヘルツ信号、回線４２の
0.298メガヘルツ信号、回線４４′の反転された
1.193メガヘルツ信号、および回線７３の信号を
示すタイミング図である。前述のように、回線４
４′の信号は、第３図に示される時間にラツチ６
８，７０の内容が一定に保たれることを保障す
る。この時間に、２つの正のパルス８４，８６が
回線７３へ出力される。パルス８４，８６によつ
て、回線６９，７１からの信号がフリツプ・フロ
ツプ７４，７６への入力としてクロツク・インさ
れる。その結果、回線７５，７７上の出力は、そ
れぞれ遷移可能になる。このように、回線４４′
の信号は、ラツチ６８，７０の出力がラツチ７
４，７６へ入力としてクロツクされるまで、該出
力を一定に保ち、安定化させる。加えて、回線７
３のクロツキング信号により、回線４２，４４，
４６，４８の信号がすべてロウであるときだけ、
マルチプレクサ・セレクタ入力である。フリツ
プ・フロツプ７４，７６の出力が遷移する。この
結果、マルチプレクサ・スイツチングのグリツチ
が、クロツク信号回線６２へ伝播することが避け
られる。このように、回線４４′および７３の信
号は、回線３２，３４，３６からの入力および遷
移、または回線４２，４４，４６もしくは４８上
の信号の遷移によりクロツク信号回線６２にグリ
ツチが生じることのないよう保証する。
Ｅ 発明の効果 本発明の多周波クロツク発生装置によれば、複
数のクロツク信号周波数の１つを別のものに変更
する際、グリツチが生じないようにすることがで
きる。
【図面の簡単な説明】
第１図は、プロセツサに接続されたクロツキン
グ回路のブロツク図である。第２図は、クロツク
制御回路の概略図である。第３図は、クロツキン
グ制御回路の内部信号のタイミング図である。

Claims (1)

  1. 【特許請求の範囲】 １ プロセツサ動作を制御するためにプロセツサ
    に接続された多周波数クロツク発生装置におい
    て、 複数の周波数信号を発生する周波数発生手段
    と、 前記プロセツサからのデータに応答して前記複
    数の周波数信号のうちの１つを指定するクロツク
    レジスタ手段と、 前記指定された周波数信号から第１のクロツク
    信号を生成し、かつ外部事象の発生に応答して前
    記クロツクレジスタ手段の内容を変更することに
    より前記周波数発生手段からの複数の周波数信号
    のうちの所定の周波数信号で第２のクロツク信号
    に変更するように制御するクロツク制御手段とを
    備えたことを特徴とする多周波クロツク発生装
    置。
JP61274258A 1986-01-17 1986-11-19 多周波クロック発生装置 Granted JPS62166419A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US82045486A 1986-01-17 1986-01-17
US820454 1986-01-17

Publications (2)

Publication Number Publication Date
JPS62166419A JPS62166419A (ja) 1987-07-22
JPH0458048B2 true JPH0458048B2 (ja) 1992-09-16

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ID=25230799

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61274258A Granted JPS62166419A (ja) 1986-01-17 1986-11-19 多周波クロック発生装置

Country Status (5)

Country Link
EP (1) EP0242010B1 (ja)
JP (1) JPS62166419A (ja)
AR (1) AR247033A1 (ja)
BR (1) BR8606306A (ja)
DE (1) DE3779688T2 (ja)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2196450B (en) * 1986-10-20 1991-02-13 Mars Inc Data-storing tokens
JP2643146B2 (ja) * 1987-05-14 1997-08-20 ソニー株式会社 マイクロコンピュータのクロック生成回路
JP2614877B2 (ja) * 1987-11-20 1997-05-28 株式会社日立製作所 半導体集積回路装置
US5261082A (en) * 1987-11-20 1993-11-09 Hitachi, Ltd. Semiconductor integrated circuit having a plurality of oscillation circuits
JPH0750420B2 (ja) * 1988-09-06 1995-05-31 モトローラ・インコーポレーテッド デイジタル回路用電力制御装置
DE68919638T2 (de) * 1988-10-14 1995-05-24 Ibm Rechner mit unterbrechungsgesteuerter Taktgeschwindigkeit und Verfahren für seinen Betrieb.
US4958309A (en) * 1989-01-30 1990-09-18 Nrc Corporation Apparatus and method for changing frequencies
GB2228598A (en) * 1989-02-28 1990-08-29 Ibm Clock signal generator for a data processing system
JP2762670B2 (ja) * 1990-03-30 1998-06-04 松下電器産業株式会社 データ処理装置
JP3090714B2 (ja) * 1990-06-27 2000-09-25 テキサス インスツルメンツ インコーポレイテツド 集積回路
US6232955B1 (en) 1990-06-27 2001-05-15 Texas Instruments Incorporated Palette devices, systems and methods for true color mode
US5717697A (en) * 1990-06-27 1998-02-10 Texas Instruments Incorporated Test circuits and methods for integrated circuit having memory and non-memory circuits by accumulating bits of a particular logic state
US5293468A (en) * 1990-06-27 1994-03-08 Texas Instruments Incorporated Controlled delay devices, systems and methods
US5309551A (en) * 1990-06-27 1994-05-03 Texas Instruments Incorporated Devices, systems and methods for palette pass-through mode
US5287100A (en) * 1990-06-27 1994-02-15 Texas Instruments Incorporated Graphics systems, palettes and methods with combined video and shift clock control
GB2246455A (en) * 1990-07-23 1992-01-29 Philips Electronic Associated Altering the rate at which digital circuitry operates
WO1992007316A1 (en) * 1990-10-12 1992-04-30 Intel Corporation Dynamically switchable multi-frequency clock generator
US5935253A (en) * 1991-10-17 1999-08-10 Intel Corporation Method and apparatus for powering down an integrated circuit having a core that operates at a speed greater than the bus frequency
GB2260631B (en) * 1991-10-17 1995-06-28 Intel Corp Microprocessor 2X core design
US5842029A (en) * 1991-10-17 1998-11-24 Intel Corporation Method and apparatus for powering down an integrated circuit transparently and its phase locked loop
US6343363B1 (en) 1994-09-22 2002-01-29 National Semiconductor Corporation Method of invoking a low power mode in a computer system using a halt instruction
US5473767A (en) * 1992-11-03 1995-12-05 Intel Corporation Method and apparatus for asynchronously stopping the clock in a processor
US5392437A (en) * 1992-11-06 1995-02-21 Intel Corporation Method and apparatus for independently stopping and restarting functional units
EP0607667A1 (en) * 1993-01-22 1994-07-27 Advanced Micro Devices, Inc. Apparatus for controlling a clock driver signal
US5586332A (en) * 1993-03-24 1996-12-17 Intel Corporation Power management for low power processors through the use of auto clock-throttling
US5813028A (en) * 1993-10-12 1998-09-22 Texas Instruments Incorporated Cache read miss request invalidation prevention method
US5537570A (en) * 1993-10-12 1996-07-16 Texas Instruments Incorporated Cache with a tag duplicate fault avoidance system and method
US5835934A (en) * 1993-10-12 1998-11-10 Texas Instruments Incorporated Method and apparatus of low power cache operation with a tag hit enablement
DE69522595T2 (de) * 1994-02-04 2002-07-11 Intel Corporation, Santa Clara Verfahren und Vorrichtung zur Stromverbrauchssteuerung in einem Rechnersystem
GB2287107B (en) * 1994-02-23 1998-03-11 Advanced Risc Mach Ltd Clock switching
US5479648A (en) * 1994-08-30 1995-12-26 Stratus Computer, Inc. Method and apparatus for switching clock signals in a fault-tolerant computer system
US5821784A (en) * 1995-12-29 1998-10-13 Intel Corporation Method and apparatus for generating 2/N mode bus clock signals
US5834956A (en) * 1995-12-29 1998-11-10 Intel Corporation Core clock correction in a 2/N mode clocking scheme
US5802132A (en) 1995-12-29 1998-09-01 Intel Corporation Apparatus for generating bus clock signals with a 1/N characteristic in a 2/N mode clocking scheme
US5862373A (en) * 1996-09-06 1999-01-19 Intel Corporation Pad cells for a 2/N mode clocking scheme
US5826067A (en) * 1996-09-06 1998-10-20 Intel Corporation Method and apparatus for preventing logic glitches in a 2/n clocking scheme
US7216248B2 (en) 2003-03-20 2007-05-08 Sun Microsystems, Inc. On-chip clock generator allowing rapid changes of on-chip clock frequency
GB2411267B (en) * 2003-10-31 2006-03-15 Via Tech Inc Power-saving control circuitry of electronic device and operating method thereof
CN100470656C (zh) 2003-10-31 2009-03-18 宇田控股有限公司 摆动时钟信号的产生方法和产生装置
US7265588B2 (en) 2005-08-17 2007-09-04 Digi International, Inc. Dynamic clock change circuit
EP1895380A1 (en) * 2006-09-04 2008-03-05 Digi International Inc. Dynamic clock change circuit

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5685128A (en) * 1979-12-12 1981-07-11 Nec Corp Processor with clock controlling function
JPS5734245A (en) * 1980-08-09 1982-02-24 Shigeru Toyoshima Operation processing device
JPS5962933A (ja) * 1982-10-01 1984-04-10 Hitachi Ltd Ｃｍｏｓデ−タ処理装置

Also Published As

Publication number Publication date
DE3779688T2 (de) 1993-01-28
EP0242010A1 (en) 1987-10-21
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DE3779688D1 (de) 1992-07-16
EP0242010B1 (en) 1992-06-10
BR8606306A (pt) 1987-10-06
JPS62166419A (ja) 1987-07-22

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