JPH0458221A - 画像情報制御装置及び表示システム - Google Patents
画像情報制御装置及び表示システムInfo
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- JPH0458221A JPH0458221A JP2171102A JP17110290A JPH0458221A JP H0458221 A JPH0458221 A JP H0458221A JP 2171102 A JP2171102 A JP 2171102A JP 17110290 A JP17110290 A JP 17110290A JP H0458221 A JPH0458221 A JP H0458221A
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- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
- G09G3/3651—Control of matrices with row and column drivers using an active matrix using multistable liquid crystals, e.g. ferroelectric liquid crystals
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- G09G3/3622—Control of matrices with row and column drivers using a passive matrix
- G09G3/3629—Control of matrices with row and column drivers using a passive matrix using liquid crystals having memory effects, e.g. ferroelectric liquid crystals
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G2310/04—Partial updating of the display screen
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- Liquid Crystal (AREA)
- Controls And Circuits For Display Device (AREA)
- Alarm Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は、表示システム、特にメモリー性をもつ強誘電
性液晶を用いた表示システムにおける画像情報制御装置
に関する。
性液晶を用いた表示システムにおける画像情報制御装置
に関する。
最近、パーソナルコンピュータ（ＰＣ） や’７−クス
テーシヨン（ＷＳ）などで要求される液晶表示システム
は、年々大画面、高解像度化しており、在来のＰＳやＷ
Ｓとの互換性も要求されている。
テーシヨン（ＷＳ）などで要求される液晶表示システム
は、年々大画面、高解像度化しており、在来のＰＳやＷ
Ｓとの互換性も要求されている。
特にメモリー性が付与された強誘電性液晶（ＦＬＣＤ）
を用いた表示パネルをＰＣやＷＳに採用した際に、例え
ばマウスやカーソルなどがスムーズに移動させて表示さ
せることが泌要であるが、この様な移動表示は、米国特
許第４６５５５６１号公報などに開示された様な部分書
き込み方式（部分的に書換える領域に対応した走査線の
み走査する）によって実現されている。ＰＳやＷＳでは
、部分的なスクロール画面（この画面もスクロール画面
に対応した走査線のみ走査する）表示中にマウスが移動
されて表示しようとした時、特にスクロール画面の横に
マウスを表示しようとした時に、スクロール画面全体が
表示されなくなる場合があった。
を用いた表示パネルをＰＣやＷＳに採用した際に、例え
ばマウスやカーソルなどがスムーズに移動させて表示さ
せることが泌要であるが、この様な移動表示は、米国特
許第４６５５５６１号公報などに開示された様な部分書
き込み方式（部分的に書換える領域に対応した走査線の
み走査する）によって実現されている。ＰＳやＷＳでは
、部分的なスクロール画面（この画面もスクロール画面
に対応した走査線のみ走査する）表示中にマウスが移動
されて表示しようとした時、特にスクロール画面の横に
マウスを表示しようとした時に、スクロール画面全体が
表示されなくなる場合があった。
本発明の目的は、前述の問題を解消し、ＣＲＴ表示シス
テムとの互換性を向上させた液晶表示システム、特に強
誘電性液晶表示システムを提供することにある。
テムとの互換性を向上させた液晶表示システム、特に強
誘電性液晶表示システムを提供することにある。
本発明の別の目的は、ＣＲＴ表示システムとの互換性を
向上させた画像情報制御システムを提供することにある
。
向上させた画像情報制御システムを提供することにある
。
本発明は、第１にＶＲＡＭ （画像情報格納用メモリ）
へアクセスしたアドレスを、走査方向に対するライン単
位で検知及び記憶するメモリー部を少なくとも２種設け
、各々異なる周期で上記検知及び記憶を繰り返す部分書
き込み用検出回路と、各メモリー内容から部分書き込み
情報を認知するよう計算する回路と、各々の上記計算結
果を記憶するメモリー部と、各々の上記メモリー内容を
比較し、部分書き込み領域の大小関係を判別する回路と
、前記部分書き込み領域の大小関係に基づいて部分書き
込み識別信号を制御し、かつ外部に出力する部分書き込
み識別信号制御回路と、部分書き込み中であっても外部
からのリフレッシュ制御信号の状態によって強制的に部
分書き込みを中断し、リフレッシュを開始し、かつ部分
書き込み状態とリフレッシュ制御信号の状態変化により
再び部分書き込みを再開するよう制御する回路とを有す
る画像情報制御装置及びこれを用いた表示システム：第
２に、メモリー部に検知されたライン単位の部分書き込
み情報が、アクセスしたアドレスデータから連続した走
査線方向のラインアドレス群として識別され、各群毎に
その数や、開始ラインアドレスや終了ラインアドレス、
又はライン数を計算し、更にアクセスされたライン総数
である画像情報制御装置及びこれを用いた表示システム
：第３に、ＶＲＡＭへのアクセスのうち、書込み時のみ
有効とする画像情報制御装置及びこれを用いた表示シス
テム： 第４に、走査方向に対するライン単位で検知及び記憶す
るメモリー部の検知期間（サンプリング期間）が記憶期
間より短い画像情報制御装置及び表示システム： 第５に、部分書き込み情報から得られた部分書込み領域
の大小関係を同時に判別する場合、大きい領域の部分書
込み情報を有するメモリー部の検知期間（サンプリング
期間）が記憶期間より短い画像情報制御装置及び表示シ
ステム： 第６に、部分書き込み情報から得られた部分書き込み領
域の大小関係を判別する周期が、先の検知・記憶を繰り
返す部分書き込み用検出回路の周期と連動し、各々異な
るメモリー部に対して互いにそれぞれ整数倍の関係にあ
る画像情報制御装置及び表示システム： である。
へアクセスしたアドレスを、走査方向に対するライン単
位で検知及び記憶するメモリー部を少なくとも２種設け
、各々異なる周期で上記検知及び記憶を繰り返す部分書
き込み用検出回路と、各メモリー内容から部分書き込み
情報を認知するよう計算する回路と、各々の上記計算結
果を記憶するメモリー部と、各々の上記メモリー内容を
比較し、部分書き込み領域の大小関係を判別する回路と
、前記部分書き込み領域の大小関係に基づいて部分書き
込み識別信号を制御し、かつ外部に出力する部分書き込
み識別信号制御回路と、部分書き込み中であっても外部
からのリフレッシュ制御信号の状態によって強制的に部
分書き込みを中断し、リフレッシュを開始し、かつ部分
書き込み状態とリフレッシュ制御信号の状態変化により
再び部分書き込みを再開するよう制御する回路とを有す
る画像情報制御装置及びこれを用いた表示システム：第
２に、メモリー部に検知されたライン単位の部分書き込
み情報が、アクセスしたアドレスデータから連続した走
査線方向のラインアドレス群として識別され、各群毎に
その数や、開始ラインアドレスや終了ラインアドレス、
又はライン数を計算し、更にアクセスされたライン総数
である画像情報制御装置及びこれを用いた表示システム
：第３に、ＶＲＡＭへのアクセスのうち、書込み時のみ
有効とする画像情報制御装置及びこれを用いた表示シス
テム： 第４に、走査方向に対するライン単位で検知及び記憶す
るメモリー部の検知期間（サンプリング期間）が記憶期
間より短い画像情報制御装置及び表示システム： 第５に、部分書き込み情報から得られた部分書込み領域
の大小関係を同時に判別する場合、大きい領域の部分書
込み情報を有するメモリー部の検知期間（サンプリング
期間）が記憶期間より短い画像情報制御装置及び表示シ
ステム： 第６に、部分書き込み情報から得られた部分書き込み領
域の大小関係を判別する周期が、先の検知・記憶を繰り
返す部分書き込み用検出回路の周期と連動し、各々異な
るメモリー部に対して互いにそれぞれ整数倍の関係にあ
る画像情報制御装置及び表示システム： である。
本発明の装置及びシステムは、メモリ性が付与されたＦ
ＬＣＤ （強誘電性液晶）を用いたデイスプレィに適し
ており、特にマウスやカーソルなどの移動表示を実現す
る部分書き込み方式を全面リフレッシュ走査駆動方式と
を用いることができる。
ＬＣＤ （強誘電性液晶）を用いたデイスプレィに適し
ており、特にマウスやカーソルなどの移動表示を実現す
る部分書き込み方式を全面リフレッシュ走査駆動方式と
を用いることができる。
本発明で用いた部分書き込み方式は、基本的には次の様
に行われる。
に行われる。
■描画要求が部分書き込みを必要とすると全面リフレッ
シュは中止され、スクリーン上部分書き込み領域がノン
・インターレースで走査される。
シュは中止され、スクリーン上部分書き込み領域がノン
・インターレースで走査される。
■部分書き込み終了後、リフレッシュは再開する。
実際にはこのように単純ではない。次の認識が必要であ
る： 〔１〕−どの描画要求が最優先部分書き込みであるべき
かを認識すること。
る： 〔１〕−どの描画要求が最優先部分書き込みであるべき
かを認識すること。
第２０図を例に取る。４つの事象がある。３つの独立し
たウィンドウと移動するマウスフォント。ウィンドウ■
では時計表示、ウィンドウ■では回転移動する線表示、
ウィンドウ■では文字の縦スクロール表示をしている。
たウィンドウと移動するマウスフォント。ウィンドウ■
では時計表示、ウィンドウ■では回転移動する線表示、
ウィンドウ■では文字の縦スクロール表示をしている。
各ウィンドウ内表示速度はそれぞれ異なっていて、互い
に非同期表示をしている（独立事象）。ＦＬＣＤの１ラ
インアクセス時間は温度が一定ならば変化しないため、
各ウィンドウ内表示を部分書き込みで行う時の必要時間
（走査時間）は、部分書き込み領域のサイズに比例する
。今、あるウィンドウ内部分書き込みを実行中に他のウ
ィンドウ内部分書き込みが発生した時、どちらの部分書
き込みを優先して実行するかを決めなければならない。
に非同期表示をしている（独立事象）。ＦＬＣＤの１ラ
インアクセス時間は温度が一定ならば変化しないため、
各ウィンドウ内表示を部分書き込みで行う時の必要時間
（走査時間）は、部分書き込み領域のサイズに比例する
。今、あるウィンドウ内部分書き込みを実行中に他のウ
ィンドウ内部分書き込みが発生した時、どちらの部分書
き込みを優先して実行するかを決めなければならない。
このため、部分書き込みにはあらかじめ事象の起こる時
に優先順位を定めておき、これを各部分書き込み要求発
生ごとに認識し、定められた手順で対処する必要がある
。たとえばスクロール表示中の部分書き込みを中断して
、時計表示部分書き込みを行い、その後中断していた部
分書き込みを再開する様に優先順位を定め、各部分書き
込み間の手順を定めておく。
に優先順位を定めておき、これを各部分書き込み要求発
生ごとに認識し、定められた手順で対処する必要がある
。たとえばスクロール表示中の部分書き込みを中断して
、時計表示部分書き込みを行い、その後中断していた部
分書き込みを再開する様に優先順位を定め、各部分書き
込み間の手順を定めておく。
〔２〕一部分書き込みのためにグラフィック・スケジュ
ラ−を持つこと。
ラ−を持つこと。
Ｕ Ｎ Ｉ Ｘ ／ Ｘ −Ｗ ｉ ｎ ｄ ｏ ｗの
ようなマルチタスク・システムでは、優先順位の概念だ
けでは不十分である。そのようなシステムではい（つか
の要求が同時に部分書き込みを呼び出し、またそれぞれ
ホスト・キューに格納される（第１９図）。その後、こ
れらの要求は各ホスト・キューからサーバーのキュー・
バッファにネットワークを介するか内部的に転送される
。しかし、ここで、サーバー内にバッファされる要求は
既にＶＲＡＭへの描画順序を保ったままセットされる。
ようなマルチタスク・システムでは、優先順位の概念だ
けでは不十分である。そのようなシステムではい（つか
の要求が同時に部分書き込みを呼び出し、またそれぞれ
ホスト・キューに格納される（第１９図）。その後、こ
れらの要求は各ホスト・キューからサーバーのキュー・
バッファにネットワークを介するか内部的に転送される
。しかし、ここで、サーバー内にバッファされる要求は
既にＶＲＡＭへの描画順序を保ったままセットされる。
そのため優先順位はその順序に従うためうまく働かない
。たとえば、“マウス″は最高の優先順位を持っている
のに、マウス要求の前にＶＲＡＭへの画像描画要求が多
（ある場合は、マウス要求はそれ以前の要求が終了して
からでなければ描画されない。結局、マウス要求はこの
ようなマルチタスク・システム下では最高の優先順位を
持つことができない（第２０図）。
。たとえば、“マウス″は最高の優先順位を持っている
のに、マウス要求の前にＶＲＡＭへの画像描画要求が多
（ある場合は、マウス要求はそれ以前の要求が終了して
からでなければ描画されない。結局、マウス要求はこの
ようなマルチタスク・システム下では最高の優先順位を
持つことができない（第２０図）。
この問題を解決するために、グラフィック・スケジュラ
−が導入される。このスケジュラ−は結局のところホス
ト側のキューからの要求に部分書き込みにとって適当な
優先順位を持たせるように作用するのである（第２１図
）。
−が導入される。このスケジュラ−は結局のところホス
ト側のキューからの要求に部分書き込みにとって適当な
優先順位を持たせるように作用するのである（第２１図
）。
本発明のＦＬＣＤ Ｈ／Ｗインターフェースの基本的
な概念は、 ■ＶＲＡＭへの連続的な一群のアクセスされたラインが
開始、終了及びライン数を計算し、“５ｔａｃｋ“にデ
ータをストアすること、 ■毎期間に数群が同時に検出されること（Ｓ／Ｗケース
とは相違している）、 ■“５ｔａｃｋ”において、ある時間に対する余裕が前
述の数群を含むことができること、■数５ｔａｃｋが優
先順位で得られること、及び、■最終の部分書き込みア
クセスが最高優先順位をもつこと、 である。
な概念は、 ■ＶＲＡＭへの連続的な一群のアクセスされたラインが
開始、終了及びライン数を計算し、“５ｔａｃｋ“にデ
ータをストアすること、 ■毎期間に数群が同時に検出されること（Ｓ／Ｗケース
とは相違している）、 ■“５ｔａｃｋ”において、ある時間に対する余裕が前
述の数群を含むことができること、■数５ｔａｃｋが優
先順位で得られること、及び、■最終の部分書き込みア
クセスが最高優先順位をもつこと、 である。
第１図は、本発明の装置のブロック図で、ＶＲＡＭへの
アクセス情報をキャッチするためのレジスタを示し、こ
の情報を外部回路に転送し、部分書き込みの数をカウン
トしたり、更にもうひとつのメモリーへ送ることを示し
ている。
アクセス情報をキャッチするためのレジスタを示し、こ
の情報を外部回路に転送し、部分書き込みの数をカウン
トしたり、更にもうひとつのメモリーへ送ることを示し
ている。
アトランダム入力、シリアル出力が用いられる。
第２図は、本発明における優先順位を得るためのマルチ
拳スタックを示している。スタックｌはΔを毎に部分書
き込み領域を格納する。反対に、スタック２は基本的に
優先順位を得るために２Δを毎に格納する。
拳スタックを示している。スタックｌはΔを毎に部分書
き込み領域を格納する。反対に、スタック２は基本的に
優先順位を得るために２Δを毎に格納する。
ここではスタックの深さを何レベルにするかは決まって
いない。
いない。
第３図は本発明における部分書き込みとリフレッシュの
切替のタイミングチャートを示す。
切替のタイミングチャートを示す。
Ｂはある値を表し、切り替え数である。ＡがＢを越えた
とき、リフレッシュによってスクリーン画像を維持する
ように、あらゆる部分書き込みが中断しなければならな
い。
とき、リフレッシュによってスクリーン画像を維持する
ように、あらゆる部分書き込みが中断しなければならな
い。
しかし現在のＦＬＣＤでは固定したＢをセットすること
は困難である。
は困難である。
第４図は本発明における部分書き込みとリフレッシュを
切り替えるため２つの信号、ＰＡＲとＲＥＦを示してい
る。第３図ではｎｅｗ ＧＳＰが部分書き込みとリフ
レッシュの切り替え制御をしようとしている。
切り替えるため２つの信号、ＰＡＲとＲＥＦを示してい
る。第３図ではｎｅｗ ＧＳＰが部分書き込みとリフ
レッシュの切り替え制御をしようとしている。
しかしＧＳＰ （テキサス・インスッルメント社製のＧ
ＳＰ：登録商品である）ではＦＬＣＤにとっての“Ｂ”
値を認識できず、連続している部分書き込み要求中のリ
フレッシュの終わりを決めることもできない。
ＳＰ：登録商品である）ではＦＬＣＤにとっての“Ｂ”
値を認識できず、連続している部分書き込み要求中のリ
フレッシュの終わりを決めることもできない。
そこでこの部分書き込み用のＨ／Ｗは信号、ＰＡＲを新
ＦＬＣＤコントローラに送り、そのＦＬＣＤコントロー
ラは信号、ＲＥＦをリフレッシュのために先のＨ／Ｗに
それぞれ独立して送る。
ＦＬＣＤコントローラに送り、そのＦＬＣＤコントロー
ラは信号、ＲＥＦをリフレッシュのために先のＨ／Ｗに
それぞれ独立して送る。
第５図は本発明の若干のハードウェアを示す。これは正
しくはないが、考えを提供している。サンプリングレジ
スタとメモリレジスタにはダブルバッファを用いること
が望ましい。
しくはないが、考えを提供している。サンプリングレジ
スタとメモリレジスタにはダブルバッファを用いること
が望ましい。
それらは交互に用いられる。
レジスタは多くのＦ、Ｆ、（Ｆｌｉｐ−Ｆｌｏｐ）−か
スタティックメモリで構成される。
スタティックメモリで構成される。
Ｆ、Ｆ、の場合、シリアルに読み取りレジスタがリセッ
トされる（第５図）。
トされる（第５図）。
しかしスタティックメモリの場合（第６図）、データを
シリアルにＲＥＡＤするにはあえて別のハードウェアで
行わねばならず、加えてリセット時には更に別のハード
ウェアによりすべてのアドレスに対しＭＯ”データをオ
ーバーライドしなければならない。
シリアルにＲＥＡＤするにはあえて別のハードウェアで
行わねばならず、加えてリセット時には更に別のハード
ウェアによりすべてのアドレスに対しＭＯ”データをオ
ーバーライドしなければならない。
第６図は、本発明におけるスタティックメモリの場合を
示す。
示す。
前提：
アクセスされたラインアドレスはスタティックメモリの
アドレスに割り振られる。
アドレスに割り振られる。
サンプリング：
アクセスされたラインアドレスに割り振られたメモリア
ドレスにｌ”のデータをセットする。
ドレスにｌ”のデータをセットする。
転送：
ゲートが“ＯＦＦ”となる時、自動アドレス発生回路に
自動的にアドレスを割り振るよう制御が移る。メモリ内
のデータが先の発生回路からシリアルにアドレスを割り
振られながら読み出される。
自動的にアドレスを割り振るよう制御が移る。メモリ内
のデータが先の発生回路からシリアルにアドレスを割り
振られながら読み出される。
リセット：
リセットの時、自動データ発生回路がアドレスを割り振
りながら、メモリーの全アドレスを“０”データをオー
バーライドする。
りながら、メモリーの全アドレスを“０”データをオー
バーライドする。
第７図のＣａ５ｅｌは部分書き込みのためのマルチ−レ
ジスタの例を示す。この場合、ただひとつの要求しか起
こっておらず、また最も高速である。
ジスタの例を示す。この場合、ただひとつの要求しか起
こっておらず、また最も高速である。
第８図のＣａ５ｅ２は中速度での別の例を示す。
第９図のＣａＳｅ３は高速と中速の混在例を示す。
第１Ｏ図のＣａ５ｅ４は複数の速度での例を示す。それ
ぞれに異なるスピードでスクロールしている２つのウィ
ンドウがある。この場合が部分書き込みにとっては厳し
い条件となる。
ぞれに異なるスピードでスクロールしている２つのウィ
ンドウがある。この場合が部分書き込みにとっては厳し
い条件となる。
第１１図のＣａ５ｅ５は、Ｃａ５ｅ４と例であるが、ス
クリーン上のサイズと位置が異なる。この場合も部分書
き込みにとっては厳しい条件となる。
クリーン上のサイズと位置が異なる。この場合も部分書
き込みにとっては厳しい条件となる。
第１２図のＣａ５ｅ６は、Ｃａ５ｅ３と似た例であるが
、Ｃａ５ｅ３のスクロール速度が異なる。この場合も部
分書き込みにとっては厳しい条件となる。
、Ｃａ５ｅ３のスクロール速度が異なる。この場合も部
分書き込みにとっては厳しい条件となる。
第１３図のＣａ５ｅ７は、Ｃａ５ｅ３のもう１つの例で
ある。ここでは優先順位を得るための改良された方法が
使われている。
ある。ここでは優先順位を得るための改良された方法が
使われている。
第１４図のＣａ５ｅ８は、Ｃａ５ｅ４のもう１つの例で
ある。それぞれ異なる速度でスクロールしているウィン
ドウが２つある。この場合にも部分書き込みのための優
先順位を得る改良された方法が使われている。
ある。それぞれ異なる速度でスクロールしているウィン
ドウが２つある。この場合にも部分書き込みのための優
先順位を得る改良された方法が使われている。
第１５図のＣａ５ｅ９は、Ｃａ５ｅ５のもう１つの例で
ある。ここでも、また優先順位を得るために改良された
方法が使われている。この場合は以前の部分書き込みと
比べて、もはや厳しいものではない。
ある。ここでも、また優先順位を得るために改良された
方法が使われている。この場合は以前の部分書き込みと
比べて、もはや厳しいものではない。
第１６図のＣａ５ｅ ｌ Ｏは、Ｃａ５ｅ６のもう１つ
の例である。この場合、もはや以前と比べて部分書き込
みが厳しいということではない。この場合だけ、第１７
図に示すタイミングチャートが用いられる。
の例である。この場合、もはや以前と比べて部分書き込
みが厳しいということではない。この場合だけ、第１７
図に示すタイミングチャートが用いられる。
第１７図は、本発明における実際の部分書き込みとリフ
レッシュのシーケンス及び切り替えを第１６図で示す。
レッシュのシーケンス及び切り替えを第１６図で示す。
スタックに対するサンプリング時と要求発生時について
述べている。
述べている。
第１７図ではスタックｌとスタック２の実際にサンプリ
ング・タイミングが図のようにずれている。
ング・タイミングが図のようにずれている。
ａ−ｂ、 ｃ−ｄ、 ｅ−ｆ ｇ−ｈ等の円の移動に
伴うアクセス要求はスタックｌのサンプリング時間内で
検出され、スクロール要求はスタック２のサンプリング
時間内で検出される。ここで、より大きい部分書き込み
は短いものより優先するので、部分書き込み情報として
の最終結果は図に示された通りとなる。
伴うアクセス要求はスタックｌのサンプリング時間内で
検出され、スクロール要求はスタック２のサンプリング
時間内で検出される。ここで、より大きい部分書き込み
は短いものより優先するので、部分書き込み情報として
の最終結果は図に示された通りとなる。
従って、実際の部分書き込みとリフレッシュは次のよう
に制御される。
に制御される。
■部分書き込み以前のリフレッシュを中断し、■ａ−ｂ
、ｃ−ｄの円の移動表示部分書き込みを実行する。
、ｃ−ｄの円の移動表示部分書き込みを実行する。
■ａ−ｂ、ｃ−ｄ部分書き込み終了時点が、次の部分書
き込み検討時間以前であり、スタック１はデータ未確定
状態であり、スタック２はサンプリング中であるので、
リフレッシュを実行する。
き込み検討時間以前であり、スタック１はデータ未確定
状態であり、スタック２はサンプリング中であるので、
リフレッシュを実行する。
■部分書き込みデータ確定時点で各スタックデータを比
較し、スタック２のサンプリングデータ、ａ−ｈ、スク
ロール要求の部分書き込みを実行する。
較し、スタック２のサンプリングデータ、ａ−ｈ、スク
ロール要求の部分書き込みを実行する。
第１８図は第１７図における、ＦＬＣＤインターフェー
スでの実際のサンプリングＨ／Ｗを説明するための１例
である。
スでの実際のサンプリングＨ／Ｗを説明するための１例
である。
スクロール中の画像と移動中の円がスクリーン上にある
。
。
仮定：
１ビット当りのＶＲＡＭアクセス時間は１００ｎｓｅｃ
である。
である。
ＶＲＡＭは１ＭＸ８ｂｉｔｓで構成されている。円のサ
イズは１００ Ｘ ｌ ００ｂｉｔｓ、スクロールサイ
ズはＩＫＸ ＩＫｂｉｔｓｏそこで、各々に要する時間
は０．１２５ｍ ｓ ｅ ｃと１２．５ｍ５ｅｃ０ 円は２５ ｍ ｓ ｅ Ｃ、毎に動いていて、スクロー
ルは１００ｍ５ｅｃ、毎に行われている。
イズは１００ Ｘ ｌ ００ｂｉｔｓ、スクロールサイ
ズはＩＫＸ ＩＫｂｉｔｓｏそこで、各々に要する時間
は０．１２５ｍ ｓ ｅ ｃと１２．５ｍ５ｅｃ０ 円は２５ ｍ ｓ ｅ Ｃ、毎に動いていて、スクロー
ルは１００ｍ５ｅｃ、毎に行われている。
ＶＲＡＭへの セス
ＶＲＡＭへのアクセスとしては実際にはＲＥＡＤアクセ
スとＷＲＩＴＥアクセスがある。部分書き込み制御の観
点から厳密に見れば、実際に必要なのはＷＲＩＴＥアク
セスである。
スとＷＲＩＴＥアクセスがある。部分書き込み制御の観
点から厳密に見れば、実際に必要なのはＷＲＩＴＥアク
セスである。
第２２図は、あるウィンドウをもうひとつのウインドウ
ヘコビーする例である。この場合、コピー元のウィンド
ウはＶＲＡＭ１．ｍ対してＲＥＡＤ ＣＹＣＬＥでア
クセスされ、コピー先のウィンドウはＷＲＩＴＥＣＹＣ
ＬＥでアクセスされる。実際には部分書き込みはコピー
先でのみ開始され、コピー元も共に部分書き込みする必
要はない。
ヘコビーする例である。この場合、コピー元のウィンド
ウはＶＲＡＭ１．ｍ対してＲＥＡＤ ＣＹＣＬＥでア
クセスされ、コピー先のウィンドウはＷＲＩＴＥＣＹＣ
ＬＥでアクセスされる。実際には部分書き込みはコピー
先でのみ開始され、コピー元も共に部分書き込みする必
要はない。
常に部分書き込みはＶＲＡＭへのＷＲＩＴＥＣＹＣＬＥ
によるアクセス後に行われ、ＲＥＡＤ ＣＹＣＬＥで
は必要ない。
によるアクセス後に行われ、ＲＥＡＤ ＣＹＣＬＥで
は必要ない。
仮に、ＲＥＡＤ／ＷＲＩＴＥサイク／ｌｚ＋７）両方が
ＶＲＡＭへのアクセスの検出に使われたとすれば、部分
書き込みの時間が２倍浪費されることになる。
ＶＲＡＭへのアクセスの検出に使われたとすれば、部分
書き込みの時間が２倍浪費されることになる。
〔２〕スケジュラ−
ＦＬＣＤにはすでに述べたようにマルチタスク下ではス
ケジュラ−が必要。ハードウェアインターフェースの場
合ではより大きな部分書き込みが優先権を持つか、部分
書き込み開始時点でラッチされている部分書き込みデー
タが優先権を持つ。そしてまた部分書き込みが終わるま
で、ほかの部分書き込みは受けつけられない。よって実
際に起こりた部分書き込み要求の順番はサンプリング期
間中に一様にならされ、その後−斉に部分書き込みされ
るため、本来事象ごとに持っていた優先順位は〔１〕の
ハードウェアにより物理的な部分書き込み領域の大小関
係に変換され、同時混在部分書き込みはある期間内に畳
み込まれる。従って、この時点で部分書き込み要求の順
番のスケジューリングは暗黙のうちにされたことになる
。
ケジュラ−が必要。ハードウェアインターフェースの場
合ではより大きな部分書き込みが優先権を持つか、部分
書き込み開始時点でラッチされている部分書き込みデー
タが優先権を持つ。そしてまた部分書き込みが終わるま
で、ほかの部分書き込みは受けつけられない。よって実
際に起こりた部分書き込み要求の順番はサンプリング期
間中に一様にならされ、その後−斉に部分書き込みされ
るため、本来事象ごとに持っていた優先順位は〔１〕の
ハードウェアにより物理的な部分書き込み領域の大小関
係に変換され、同時混在部分書き込みはある期間内に畳
み込まれる。従って、この時点で部分書き込み要求の順
番のスケジューリングは暗黙のうちにされたことになる
。
上述したように、ＦＬＣＤ部分書き込みには主として２
つの項目が必要であり、ハードウェアインターフェース
で同じ機能を持たなければならない。
つの項目が必要であり、ハードウェアインターフェース
で同じ機能を持たなければならない。
〔１〕は優先順位について、〔２〕はスケジュラ−につ
いてである。（前述の〔２〕スケジュラ−は明示的には
構成されていないが、〔ｌ〕のハードウェアに含まれる
。機能も異なる。） 第１図、第２図、第３図及び第５図並び基本的概念に見
られるように、優先順位の割りつけは次の手順を用いる
ことでＨ／Ｗで得られる；■最低２つの特別なレジスタ
を設ける。
いてである。（前述の〔２〕スケジュラ−は明示的には
構成されていないが、〔ｌ〕のハードウェアに含まれる
。機能も異なる。） 第１図、第２図、第３図及び第５図並び基本的概念に見
られるように、優先順位の割りつけは次の手順を用いる
ことでＨ／Ｗで得られる；■最低２つの特別なレジスタ
を設ける。
■走査方向に対して、ＶＲＡＭへアクセスされたｙライ
ンがそれぞれのサンプリング周期の間（第５図のような
バブルバッファテクニックを用いて）レジスタに検出さ
れる。たとえばここでは最高サンプリングは２５ ｍ
ｓ ｅ ｃ 、毎。
ンがそれぞれのサンプリング周期の間（第５図のような
バブルバッファテクニックを用いて）レジスタに検出さ
れる。たとえばここでは最高サンプリングは２５ ｍ
ｓ ｅ ｃ 、毎。
■得られたデータはシリアルに外部回路に転送される。
・・・例えば、転送りロックは１０ Ｍ Ｈｚとする（
第２図）。
第２図）。
■外部回路はアクセスされたｙラインを１ラインのみか
開始−終了アドレスをもったブロックか、さらにアクセ
スされたライン／ブロックの数やアクセスされたライン
総数を認知するよう計算する。・・・すなわちシリアル
データをパラレルデータに変換し、レジスタ内にアクセ
スされた連続ブロックを“５ｔａｃｋ”と呼ばれる外部
メモリーに対して得ることである。
開始−終了アドレスをもったブロックか、さらにアクセ
スされたライン／ブロックの数やアクセスされたライン
総数を認知するよう計算する。・・・すなわちシリアル
データをパラレルデータに変換し、レジスタ内にアクセ
スされた連続ブロックを“５ｔａｃｋ”と呼ばれる外部
メモリーに対して得ることである。
■これらの部分書き込みとして検出されたデータは異な
るサンプリング周期・−・例えば１つは２５ｍ５ｅｃ毎
、もう１つは５０ｍ５ｅｃ毎、に従ってそれぞれに各”
５ｔａｃｋ”に格納される。更に２つ以上のサンプリン
グ周期の５ｔａｃｋが可能である（第３図及び第４図）
。
るサンプリング周期・−・例えば１つは２５ｍ５ｅｃ毎
、もう１つは５０ｍ５ｅｃ毎、に従ってそれぞれに各”
５ｔａｃｋ”に格納される。更に２つ以上のサンプリン
グ周期の５ｔａｃｋが可能である（第３図及び第４図）
。
■長期間あるいは恒久的に部分書き込みが続いている間
スクリーン上に画像を保つ必要があるときは、アクセス
された総数を監視する必要がある。しかし２つの理由か
らハード的に固定したＢをセットすることは困難である
。
スクリーン上に画像を保つ必要があるときは、アクセス
された総数を監視する必要がある。しかし２つの理由か
らハード的に固定したＢをセットすることは困難である
。
Ｂは総数に対する制限数を意味している。多分Ｂは走査
線全数より小さいだろう。その理由はＢがその総数を越
えるとき、この部分書き込みへのアクセス時間はフレー
ム周期を越える。言い換えれば、部分書き込みによるノ
ン・インターレースがフレーム周期を越えて起こるので
ある。このために容易にフリッカしやす（なるのである
。
線全数より小さいだろう。その理由はＢがその総数を越
えるとき、この部分書き込みへのアクセス時間はフレー
ム周期を越える。言い換えれば、部分書き込みによるノ
ン・インターレースがフレーム周期を越えて起こるので
ある。このために容易にフリッカしやす（なるのである
。
更に加えて、ＦＬＣＤの温度依存性により、フレーム周
期は変化し、従ってＢは温度に対して変化する。よって
固定したＢ値をセットできない。
期は変化し、従ってＢは温度に対して変化する。よって
固定したＢ値をセットできない。
もう一つの理由は部分書き込みが続いている中でのこの
リフレッシュの打ち切り時期を知るという重要な点であ
る。これもまたＦＬＣＤの温度依存性により可変である
。これら問題点を解決するために、ＦＬＣＤ Ｈ／Ｗ
インターフェースは後述する２つの制御信号を加える。
リフレッシュの打ち切り時期を知るという重要な点であ
る。これもまたＦＬＣＤの温度依存性により可変である
。これら問題点を解決するために、ＦＬＣＤ Ｈ／Ｗ
インターフェースは後述する２つの制御信号を加える。
今、優先順位を割り振る２つのアイデアがある。
ｅａｓｅｌからｃａｓｅ６は最も速い部分書き込みに第
一優先順位があるという一つの発明を利用した幾つかの
例を示す。
一優先順位があるという一つの発明を利用した幾つかの
例を示す。
説明に用いられるＦＬＣＤの画素サイズは縦１０２４×
横１２８０、通常使用温度でのフレーム周波数（リフレ
ッシュレート）２０Ｈｚとする。
横１２８０、通常使用温度でのフレーム周波数（リフレ
ッシュレート）２０Ｈｚとする。
先の複数のレジスタは優先順位を区別するためにデザイ
ンされている。しかし優先順位をうまく割り振るための
ｃａｓｅ３からｃａｓｅ６に注意を払わなければならな
い。
ンされている。しかし優先順位をうまく割り振るための
ｃａｓｅ３からｃａｓｅ６に注意を払わなければならな
い。
それらは非常に厳しい制約が必要であると物語っている
。
。
レジスタｌは最も速い動きを検出する、例えば２５ｍ
ｓ ｅ ｃ 、毎（＝４０Ｈｚ相当）。
ｓ ｅ ｃ 、毎（＝４０Ｈｚ相当）。
レジスタ２は第２の動きを検出する、例えば５０ｍ ｓ
ｅ ｃ 、毎（＝２０Ｈｚ相当）。
ｅ ｃ 、毎（＝２０Ｈｚ相当）。
仮にあるとすれば、
レジスタ３は第３の動きを検出する、例えば１００ｍ
ｓ ｅ ｃ、毎（＝１０Ｈｚ相当）。レジスタ４は２０
０ ｍ ｓ ｅ ｃ。
ｓ ｅ ｃ、毎（＝１０Ｈｚ相当）。レジスタ４は２０
０ ｍ ｓ ｅ ｃ。
以上になるはずであるが、ＦＬＣＤのリフレッシュが２
０Ｈｚ以下（５０ｍ ｓ ｅ ｃ 、以上）であるので
無意味である。又、レジスタ３は同様の理由により必要
はない。
０Ｈｚ以下（５０ｍ ｓ ｅ ｃ 、以上）であるので
無意味である。又、レジスタ３は同様の理由により必要
はない。
その後、データは第２図に見られるように互いにそれぞ
れ“５ｔａｃｋ”に移動する。ｃａｓｅ １とｃａｓｅ
２では各々の動きは検出され、ただ一つの動きのためう
ま（表示される。
れ“５ｔａｃｋ”に移動する。ｃａｓｅ １とｃａｓｅ
２では各々の動きは検出され、ただ一つの動きのためう
ま（表示される。
しかしｃａｓｅ３からｃａｓｅ６に見られるように混在
した動きがある場合には注意を払わなければならない。
した動きがある場合には注意を払わなければならない。
図の説明に見られるように、部分書き込み用の最高速レ
ジスタに第一優先順位があるとすると、複数の部分書き
込みを完遂するためには非常に厳しい制約があることに
気づく。即ち、ＦＬＣＤのフレーム周波数は最高速サン
プリング周波数、今２５ ｍ ｓ ｅ ｃ 、 （４０
Ｈｚ相当）、より速くなければならない。それはここで
のＦＬＣＤでは不可能である。
ジスタに第一優先順位があるとすると、複数の部分書き
込みを完遂するためには非常に厳しい制約があることに
気づく。即ち、ＦＬＣＤのフレーム周波数は最高速サン
プリング周波数、今２５ ｍ ｓ ｅ ｃ 、 （４０
Ｈｚ相当）、より速くなければならない。それはここで
のＦＬＣＤでは不可能である。
優先順位割当てに対しての反対の仮定を持たなければな
らない（ｃａｓｅ７からｃａｓｅｌｏ）。それは：優先
順位は”５ｔａｃｋ２＞５ｔａｃｋｌ’ とする。す
なわち言い換えれば、ＦＬＣＤパネルに対する最長部分
書き込みが終わるまで、５ｔａｃｋｌは部分書き込みに
影響を与えない。以下に更に詳しく説明する： （ｃａ
ｓｅｌとｃａｓｅ２は単一要求なので新たな仮定による
影響は受けない。） 新しい部分書き込み優先順位割り付は仮定に基づいてｃ
ａｓｅ７では最高速移動物体は時々表示されるか、間引
かれて表示され、連続しては表示されなくなる。ｃａｓ
ｅ８では（ａｓｅ７同様に５ｔａｃｋｌの動きは間引か
れたものとなる。
らない（ｃａｓｅ７からｃａｓｅｌｏ）。それは：優先
順位は”５ｔａｃｋ２＞５ｔａｃｋｌ’ とする。す
なわち言い換えれば、ＦＬＣＤパネルに対する最長部分
書き込みが終わるまで、５ｔａｃｋｌは部分書き込みに
影響を与えない。以下に更に詳しく説明する： （ｃａ
ｓｅｌとｃａｓｅ２は単一要求なので新たな仮定による
影響は受けない。） 新しい部分書き込み優先順位割り付は仮定に基づいてｃ
ａｓｅ７では最高速移動物体は時々表示されるか、間引
かれて表示され、連続しては表示されなくなる。ｃａｓ
ｅ８では（ａｓｅ７同様に５ｔａｃｋｌの動きは間引か
れたものとなる。
ｃａｓｅ９ではｃａｓｅ８と同じ結果である。
ｃａｓｅｌｏではＣａ５ｅ７と同じである。
ＦＬＣＤのスピードがどのようであってもすべての場合
（ｃａｓｅ７からｃａｓｅｌｏ）うまくいっている。
（ｃａｓｅ７からｃａｓｅｌｏ）うまくいっている。
それは最長部分書き込みが終了するまで他の部分書き込
みが間引かれるからである。従って、以前の問題は起こ
りえない。
みが間引かれるからである。従って、以前の問題は起こ
りえない。
優先順位割り付けについての最後の考案は実際の実行の
仕方である。これまでは、部分書き込みのデータは瞬時
にレジスタに検出され、サンプリング期間中記憶してい
ると考えてきた。しかし、実際にはある期間をサンプリ
ングに費やさなければならない。更にまたＦＬＣＤイン
ターフェースは特にマルチタスク下で同時に起る要求に
対するスケジュラ−を持たなければならない。そこで、
ｔｈｅＨ／Ｗ ＦＬＣＤ １ｎｔｅｒｆａｃｅは一
例として第１７図の様な動作をする。
仕方である。これまでは、部分書き込みのデータは瞬時
にレジスタに検出され、サンプリング期間中記憶してい
ると考えてきた。しかし、実際にはある期間をサンプリ
ングに費やさなければならない。更にまたＦＬＣＤイン
ターフェースは特にマルチタスク下で同時に起る要求に
対するスケジュラ−を持たなければならない。そこで、
ｔｈｅＨ／Ｗ ＦＬＣＤ １ｎｔｅｒｆａｃｅは一
例として第１７図の様な動作をする。
第１７図では、スタックｌの実際のサンプリング時間は
１２．５ｍ５ｅｃ、スタック２は２５ ｍ ｓ ｅ ｃ
で、スタック１の２倍。これら期間中は、ちょうど検出
回路（レジスタ）へのゲートが“ＯＮ”しているかの様
にみなせる。各レジスタはアクセスされたラインアドレ
スを検出し、記憶する。スタック１のサンプリング間隔
は２５ ｍ ｓ ｅ ｃ毎で、スタップ２は５０ｍ５ｅ
ｃ毎。
１２．５ｍ５ｅｃ、スタック２は２５ ｍ ｓ ｅ ｃ
で、スタック１の２倍。これら期間中は、ちょうど検出
回路（レジスタ）へのゲートが“ＯＮ”しているかの様
にみなせる。各レジスタはアクセスされたラインアドレ
スを検出し、記憶する。スタック１のサンプリング間隔
は２５ ｍ ｓ ｅ ｃ毎で、スタップ２は５０ｍ５ｅ
ｃ毎。
第１７・図のパラメータは、第１８図と先のｃａｓｅｌ
。
。
を使う。
スクリーン上に、２つ画像イメージがある。１つは高速
で移動する円のイメージ。もうひとつはスクロール中の
ウィンドウ。円のほうは２５ ｍ ｓ ｅ ｃ、毎（４
０Ｈｚ相当）に移動しており、スクロールスピードは１
００ ｍ ｓ ｅ に 、毎（＝１０Ｈｚ相当）。
で移動する円のイメージ。もうひとつはスクロール中の
ウィンドウ。円のほうは２５ ｍ ｓ ｅ ｃ、毎（４
０Ｈｚ相当）に移動しており、スクロールスピードは１
００ ｍ ｓ ｅ に 、毎（＝１０Ｈｚ相当）。
一方、ＶＲＡＭの１ビツトあたりのアクセスタイムは１
００ｎｓｅｃ／ｂｉｔである（このスピードは他と比較
して速いほうである）。この場合、−度に８ｂｉｔｓア
クセスできる。
００ｎｓｅｃ／ｂｉｔである（このスピードは他と比較
して速いほうである）。この場合、−度に８ｂｉｔｓア
クセスできる。
スクロール中のウィンドウでは、−回のスクロール全画
面アクセス時間は、 １００ｎｓｅｃＸ （ＩＫＸＩＫ）ｂｉｔｓ／８ｂｉｔ
ｓ＝１２．５ｍ５ｅｃ、（１００ｍｓｅｃ。
面アクセス時間は、 １００ｎｓｅｃＸ （ＩＫＸＩＫ）ｂｉｔｓ／８ｂｉｔ
ｓ＝１２．５ｍ５ｅｃ、（１００ｍｓｅｃ。
であるので、ウィンドウの１画面アクセスはスタック２
のサンプリング時間２５ ｍ ｓ ｅ ｃ 、以内にす
べて検出できる。またサンプリング間隔は５０ ｍ ｓ
ｅ ｃ 、であるのに対して１００ｍ５ｅｃ、のスク
ロール速度であるので、検出後ｌスクロール画面の部分
書き込みを開始できる。
のサンプリング時間２５ ｍ ｓ ｅ ｃ 、以内にす
べて検出できる。またサンプリング間隔は５０ ｍ ｓ
ｅ ｃ 、であるのに対して１００ｍ５ｅｃ、のスク
ロール速度であるので、検出後ｌスクロール画面の部分
書き込みを開始できる。
一方、円に対しては、ｌ移動表示のために消去・書き込
みの２回アクセスを１単位として行われるので、 １００ｎｓｅｃＸ （１００Ｘ１００）ｂｉｔｓ／８
ｂｉｔｓ＝０．１２５ｍ５ｅｃ、 ＝４ａｃｃｅｓ
ｓ０．１２５ｍ５ｅｃ、Ｘ２＝＝０．２５ｍ５ｅｃ。
みの２回アクセスを１単位として行われるので、 １００ｎｓｅｃＸ （１００Ｘ１００）ｂｉｔｓ／８
ｂｉｔｓ＝０．１２５ｍ５ｅｃ、 ＝４ａｃｃｅｓ
ｓ０．１２５ｍ５ｅｃ、Ｘ２＝＝０．２５ｍ５ｅｃ。
＜ ２５ ｍ ｓ ｅ ｃ −１ｎ ｏ ｖ ｉ ｎ
ｇであるので、スタック１のサンプリング時間１２．
５ｍ５ｅｃ。
ｇであるので、スタック１のサンプリング時間１２．
５ｍ５ｅｃ。
以内に１移動表示アクセスすべて検出でき、またサンプ
リング間隔２５ ｍ ｓ ｅ ｃ 、から２−５ｍ５ｅ
ｃ、の移動速度の円は少なくとも１回は移動表示の部分
書き込みを開始できる。
リング間隔２５ ｍ ｓ ｅ ｃ 、から２−５ｍ５ｅ
ｃ、の移動速度の円は少なくとも１回は移動表示の部分
書き込みを開始できる。
スクロールと円が同時混在した場合を考える。ｃａｓｅ
ｌＯに相当。
ｌＯに相当。
第１７図の説明では、より大きな部分書き込み用のスタ
ック２の部分書き込みが開始する時は、スクリーン上に
ある円の画像情報を含んだスクロール中のウィンドウと
なっている。そしてスクロールの合間に移動する円の部
分書き込み表示はスタックｌからの情報による。
ック２の部分書き込みが開始する時は、スクリーン上に
ある円の画像情報を含んだスクロール中のウィンドウと
なっている。そしてスクロールの合間に移動する円の部
分書き込み表示はスタックｌからの情報による。
部分書き込みの最後がスタックどうしの比較をする時間
より前で、どちらもサンプリングデータが未確定かサン
プリング中の時は次の比較する時間までリフレッシュが
行われる。（■に相当）次の部分書き込みの時間が来た
ときリフレッシュは中断し、部分書き込みが開始する。
より前で、どちらもサンプリングデータが未確定かサン
プリング中の時は次の比較する時間までリフレッシュが
行われる。（■に相当）次の部分書き込みの時間が来た
ときリフレッシュは中断し、部分書き込みが開始する。
むろんそのとき部分書き込みデータがなければリフレッ
シュが行われ、次の部分書き込みが見つかるまで続く。
シュが行われ、次の部分書き込みが見つかるまで続く。
本発明によれば、部分的なスクロール表示とマウス移動
表示とを同時に表示することからで、ＣＲＴ表示システ
ムに対する互換性を向上した。
表示とを同時に表示することからで、ＣＲＴ表示システ
ムに対する互換性を向上した。
第１図は本発明の装置のブロック図である。
第２図は本発明で用いたマルチタスクの説明図である。
第３図は本発明で用いたタイミングチャートのチャート
図である。 第４図は本発明で用いた強制リフレッシュ（ＬＬ）を実
現するタイミングチャート図である。 第５図は本発明で用いたハードウェアのブロック図であ
る。 第６図はスタティックメモリのブロック図である。 第７図はケース１の説明図である。 第８図はケース２の説明図である。 第９図はケース３の説明図である。 第１０図はケース４の説明図である。 第１１図はケース５の説明図である。 第１２図はケース６の説明図である。 第１３図はケース７の説明図である。 第１４図はケース８の説明図である。 第１５図はケース９の説明図である。 第１６図はケースｌＯの説明図である。 第１７図は本発明（請求項４の発明）のタイミングチャ
ート図である。 第１８図は本発明で用いたサンプリングＨ／Ｗの説明図
である。 第１９図は本発明で用いたＸ −ｗ ｉ ｎ ｄ ｏ
ｗでのスケジュラ−の説明図である。 第２０図及び第２１図はグラフィックコマンド実行を模
式的に示す説明図である。 第２２図はＶＲＡＭアクセルの説明図である。 廼：＊ｐｌｔ”７７１ ｐ（ＩＹ’ｔ（’ＱＬ （Ａｃｃｅｓｓ ＜−） ）
Ａｅ ｒｅｓｈＶＲＡＭ ＡＣＣＥＳＳ 丁’ＩＭＥ
図である。 第４図は本発明で用いた強制リフレッシュ（ＬＬ）を実
現するタイミングチャート図である。 第５図は本発明で用いたハードウェアのブロック図であ
る。 第６図はスタティックメモリのブロック図である。 第７図はケース１の説明図である。 第８図はケース２の説明図である。 第９図はケース３の説明図である。 第１０図はケース４の説明図である。 第１１図はケース５の説明図である。 第１２図はケース６の説明図である。 第１３図はケース７の説明図である。 第１４図はケース８の説明図である。 第１５図はケース９の説明図である。 第１６図はケースｌＯの説明図である。 第１７図は本発明（請求項４の発明）のタイミングチャ
ート図である。 第１８図は本発明で用いたサンプリングＨ／Ｗの説明図
である。 第１９図は本発明で用いたＸ −ｗ ｉ ｎ ｄ ｏ
ｗでのスケジュラ−の説明図である。 第２０図及び第２１図はグラフィックコマンド実行を模
式的に示す説明図である。 第２２図はＶＲＡＭアクセルの説明図である。 廼：＊ｐｌｔ”７７１ ｐ（ＩＹ’ｔ（’ＱＬ （Ａｃｃｅｓｓ ＜−） ）
Ａｅ ｒｅｓｈＶＲＡＭ ＡＣＣＥＳＳ 丁’ＩＭＥ
Claims (12)
- （１）ＶＲＡＭへアクセスしたアドレスを、走査方向に
対するライン単位で検知及び記憶するメモリー部を少な
くとも２種設け、各々異なる周期で上記検知及び記憶を
繰り返す部分書き込み用検出回路と、 各メモリー内容から部分書き込み情報を認知するよう計
算する回路と、 各々の上記計算結果を記憶するメモリー部と、各々の上
記メモリー内容を比較し、部分書き込み領域の大小関係
を判別する回路と、 前記部分書き込み領域の大小関係に基づいて部分書き込
み識別信号を制御し、かつ外部に出力する部分書き込み
識別信号制御回路と、 部分書き込み中であっても外部からのリフ レッシュ制御信号の状態によって強制的に部分書き込み
を中断し、リフレッシュを開始し、かつ部分書き込み状
態とリフレッシュ制御信号の状態変化により再び部分書
き込みを再開するよう制御する回路と、 を有することを特徴とする画像情報制御装置。 - （２）メモリー部に検知されたライン単位の部分書き込
み情報が、アクセスしたアドレスデータから連続した走
査線方向のラインアドレス群として識別され、各群毎に
その数や、開始ラインアドレスや終了ラインアドレス、
又はライン数を計算し、更にアクセスされたライン総数
であることを特徴とする請求項（１）の画像情報制御装
置。 - （３）ＶＲＡＭへのアクセスのうち、書込み時のみ有効
とすることを特徴とする請求項（１）の画像情報制御装
置。 - （４）走査方向に対するライン単位で検知及び記憶する
メモリー部の検知期間（サンプリング期間）が記憶期間
より短いことを特徴とする請求項（１）の画像情報制御
装置。 - （５）部分書き込み情報から得られた部分書込み領域の
大小関係を同時に判別する場合、大きい領域の部分書込
み情報を有するメモリー部の検知期間（サンプリング期
間）が記憶期間より短いことを特徴とする請求項（１）
の画像情報制御装置。 - （６）部分書き込み情報から得られた部分書き込み領域
の大小関係を判別する周期が、先の検知・記憶を繰り返
す部分書き込み用検出回路の周期と連動し、各々異なる
メモリー部に対して互いにそれぞれ整数倍の関係にある
ことを特徴とする請求項（１）の画像情報制御装置。 - （７）ＶＲＡＭへアクセスしたアドレスを、走査方向に
対するライン単位で検知及び記憶するメモリー部を少な
くとも２種設け、各々異なる周期で上記検知及び記憶を
繰り返す部分書き込み用検出回路と、 各メモリー内容から部分書き込み情報を認知するよう計
算する回路と、 各々の上記計算結果を記憶するメモリー部と、各々の上
記メモリー内容を比較し、部分書き込み領域の大小関係
を判別する回路と、 前記部分書き込み領域の大小関係に基づいて部分書き込
み識別信号を制御し、かつ外部に出力する部分書き込み
識別信号制御回路と、 部分書き込み中であっても外部からのリフ レッシュ制御信号の状態によって強制的に部分書き込み
を中断し、リフレッシュを開始し、かつ部分書き込み状
態とリフレッシュ制御信号の状態変化により再び部分書
き込みを再開するよう制御する回路と、 を有する画像情報制御装置、並びに表示パネルを備えた
表示システム。 - （８）メモリー部に検知されたライン単位の部分書き込
み情報が、アクセスしたアドレスデータから連続した走
査線方向のラインアドレス群として識別され、各群毎に
その数や、開始ラインアドレスや終了ラインアドレス、
又はライン数を計算し、更にアクセスされたライン総数
であることを特徴とする請求項（７）の表示システム。 - （９）ＶＲＡＭへのアクセスのうち、書込み時のみ有効
とすることを特徴とする請求項（７）の表示システム。 - （１０）走査方向に対するライン単位で検知及び記憶す
るメモリー部の検知期間（サンプリング期間）が記憶期
間より短いことを特徴とする請求項（１）の表示システ
ム。 - （１１）部分書き込み情報から得られた部分書込み領域
の大小関係を同時に判別する場合、大きい領域の部分書
込み情報を有するメモリー部の検知期間（サンプリング
期間）が記憶期間より短いことを特徴とする請求項（１
）の表示システム。 - （１２）部分書き込み情報から得られた部分書き込み領
域の大小関係を判別する周期が、先の検知・記憶を繰り
返す部分書き込み用検出回路の周期と連動し、各々異な
るメモリー部に対して互いにそれぞれ整数倍の関係にあ
ることを特徴とする請求項（１）の表示システム。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171102A JP2840398B2 (ja) | 1990-06-27 | 1990-06-27 | 画像情報制御装置及び表示システム |
| DE69123182T DE69123182T2 (de) | 1990-06-27 | 1991-06-26 | Bildinformationssteuergerät und Anzeigesystem |
| EP91110530A EP0464620B1 (en) | 1990-06-27 | 1991-06-26 | Image information control apparatus and display system |
| AT91110530T ATE145492T1 (de) | 1990-06-27 | 1991-06-26 | Bildinformationssteuergerät und anzeigesystem |
| KR1019910010799A KR950012016B1 (ko) | 1990-06-27 | 1991-06-27 | 화상정보제어장치 |
| US08/161,097 US5357267A (en) | 1990-06-27 | 1993-12-03 | Image information control apparatus and display system |
| US08/277,575 US5726675A (en) | 1990-06-27 | 1994-07-20 | Image information control apparatus and display system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171102A JP2840398B2 (ja) | 1990-06-27 | 1990-06-27 | 画像情報制御装置及び表示システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0458221A true JPH0458221A (ja) | 1992-02-25 |
| JP2840398B2 JP2840398B2 (ja) | 1998-12-24 |
Family
ID=15917018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171102A Expired - Fee Related JP2840398B2 (ja) | 1990-06-27 | 1990-06-27 | 画像情報制御装置及び表示システム |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0464620B1 (ja) |
| JP (1) | JP2840398B2 (ja) |
| KR (1) | KR950012016B1 (ja) |
| AT (1) | ATE145492T1 (ja) |
| DE (1) | DE69123182T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69313161T2 (de) * | 1992-02-28 | 1998-01-29 | Canon Kk | Verfahren und Einrichtung zur Kontrolle einer Anzeigeeinheit |
| JP3156977B2 (ja) * | 1992-05-19 | 2001-04-16 | キヤノン株式会社 | 表示制御装置及び方法 |
| DE69309780T2 (de) * | 1992-05-19 | 1997-10-23 | Canon Kk | Verfahren und Einrichtung zur Steuerung einer Anzeige |
| DE69421832D1 (de) * | 1993-01-11 | 2000-01-05 | Canon Kk | Farbanzeigevorrichtung |
| EP0608056B1 (en) * | 1993-01-11 | 1998-07-29 | Canon Kabushiki Kaisha | Display line dispatcher apparatus |
| AU672648B2 (en) * | 1993-01-11 | 1996-10-10 | Canon Kabushiki Kaisha | Display line dispatcher apparatus |
| CN102737589A (zh) * | 2011-03-29 | 2012-10-17 | 宏碁股份有限公司 | 用于液晶显示装置的控制方法及液晶显示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU617006B2 (en) * | 1988-09-29 | 1991-11-14 | Canon Kabushiki Kaisha | Data processing system and apparatus |
| AU634725B2 (en) * | 1988-10-31 | 1993-03-04 | Canon Kabushiki Kaisha | Display system |
-
1990
- 1990-06-27 JP JP2171102A patent/JP2840398B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-26 DE DE69123182T patent/DE69123182T2/de not_active Expired - Fee Related
- 1991-06-26 EP EP91110530A patent/EP0464620B1/en not_active Expired - Lifetime
- 1991-06-26 AT AT91110530T patent/ATE145492T1/de not_active IP Right Cessation
- 1991-06-27 KR KR1019910010799A patent/KR950012016B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| ATE145492T1 (de) | 1996-12-15 |
| DE69123182T2 (de) | 1997-04-24 |
| DE69123182D1 (de) | 1997-01-02 |
| EP0464620A3 (en) | 1992-12-23 |
| EP0464620B1 (en) | 1996-11-20 |
| JP2840398B2 (ja) | 1998-12-24 |
| EP0464620A2 (en) | 1992-01-08 |
| KR920001418A (ko) | 1992-01-30 |
| KR950012016B1 (ko) | 1995-10-13 |
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| Date | Code | Title | Description |
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