JPH045856A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置に係わり、特にメモリセルに
配線されるビット線を、半導体基板上に、この基板とは
逆導電型の拡散層にて形成したメモリセルを具備するダ
イナミック型ＲＡＭに関する。

（従来の技術） 第１−９図は従来のダイナミック型ＲＡＭのメモリセル
の４セル分を示す略的な平面図、第２０図は第１９図中
の２０−２０線に沿う断面図および第２１図は第１９図
中の２１−２１線に沿う断面図である。

第１９図乃至第２１図に示すように、従来のメモリセル
に配線されるビット線は、例えばｐ型シリコン基板１０
０上に形成され、かつフィールド酸化膜１０３にてビッ
ト線形成方向にそれぞれ電気的に分離されるｎ型拡散層
１０２によって構成されている。ｎ型拡散層１０２上の
所々には、ｐ型基板１００と導通するｐ型シリコン柱状
領域１０４が形成されている。ｐ型柱状領域１０４の周
囲にはシリコン酸化膜１０６（ゲート絶縁膜）が形成さ
れ、この酸化膜１０６上には、ワード線を構成するポリ
シリコン層１０８が形成されている。ポリシリコン層１
０８は、ワード線形成方向に分離されるようにパターニ
ングされており、全面に形成される層間絶縁膜１１０に
よってそれぞれ電気的に絶縁される。ｐ型柱状領域の先
端部にはｎ型拡散層１１２が形成され、このｎ型拡散層
１１２には層間絶縁膜１１０上に露出するｎ型ポリシリ
３２層１１４が形成され、ともに導通することによりキ
ャパシタのストレージノード電極を構成する。ｎ型ポリ
シリコン層１１４上には、キャパシタの誘電体となる誘
電体膜１１６を介し、ｎ型ポリシリコンからなるセルプ
レート電極１１８が形成されている。

上述のような構成のメモリセルでは、ワード線とビット
線との交点にキャパシタが形成され、しかもスイッチン
グトランジスタを、チャネルを柱状領域１０４の側面に
沿い、基板に対し垂直な方向に形成する縦形トランジス
タとするので高集積化に適した構造をもつ。さらにセル
プレート電極１１８にあっては、基板上全面に形成して
おり、平面的にみて最大のキャパシタ容量を稼ぐことを
可能としている。

（発明が解決しようとする課題） しかしながら、上述のような構成のメモリセルを具備す
る従来のダイナミック型ＲＡＭは、特にｐ型基板上に形
成されたｎ型拡散層によってビット線を構成するため、
以下のような問題が生じている。

（１）　ビット線と基板との分離がｐｎ接合分離であり
、したがってビット線容量が大きい。すなわち、ｐｎ接
合容量が大きい。このため、特にビット線を流れる電気
的信号の速度緩慢化が生じ、動作速度が遅い。しかもビ
ット線容量が大きいためにビット線を流れる微小な電気
的信号の電位の低下を生じ、今後進展する大容量集積化
（１６Ｍ。

８４Ｍ、２５６Ｍ、ＩＧ・・・）に不適当である。

（２）　同様にビット線と基板との分離がｐｎ接合分離
であるためにビット線から基板へのリーク電流が大きい
。すなわち、ｐｎ接合逆電流が大きい。このため、ビッ
ト線を流れる微小な電気的信号の電位が変動しやすく信
頼性が低下するとともに、やはり今後進展する大容量集
積化に不適当である。

（３）　同様にビット線と基板との分離がｐｎ接合分離
であるためにソフトエラー耐性が悪い。

特にビット線において、α線等が入射する確率、あるい
はα線等により電離したキャリアを捕捉してしまう確率
が高く、ビット線にノイズが乗りゃすい。しかも、キャ
リアがビット線内に流入することによって起こる誤動作
（ソフトエラー）が発生しやすく信頼性が低い。

この発明は上述したような点に鑑みて為されたちのであ
り、その目的は、高集積化に適した構造を持ち、信頼性
が萬く、かつ動作が高速であり、しかもいっそうの大容
量集積化が可能であるメモリセルを具備する半導体記憶
装置を提供することにある。

［発明の構成］ （課題を解決するための手段） この発明の半導体記憶装置は、以下のような構造のメモ
リセルを具備する。

すなわち、第１導電型の半導体基板上に第２導電型の拡
散層により形成されたビット線、一端を前記ビット線に
接続し、他端を第１の電極に接続し、前記基板に対し略
垂直な方向にチャネルを形成する縦形のトランジスタお
よび前記第１の電極に誘電体膜を介して形成された第２
の電極とから構成されるメモリセルを具備する半導体記
憶装置において、 前記ビット線と前記基板との間の少なくとも一部の領域
に絶縁膜を有し、前記ビット線と前記基板とを前記絶縁
膜で分離することを特徴とする。

すなわち、従来問題であったビット線と基板とのｐｎ接
合分離を前記絶縁膜を形成することにより極力解消する
ものである。

（作用） 上記のようなメモリセルによれば、ビット線と基板とが
絶縁膜で分離されるので、 （１）　ビット線容量が低下し、ビット線を流れる電気
的信号の速度が向上するとともに、ビット線を流れる電
気的信号の電位も向上する。

（２）　ビット線から基板へのリーク電流が少なくなり
、ビット線を流れる微小な電気的信号の電位変動が小さ
くなる。

（３）　ビット線へのα線等の入射確率および電離した
キャリアの捕捉確率が低下し、ソフトエラー耐性が強化
される。

（実施例） 以下、図面を参照してこの発明の実施例について説明す
る。

第１図はこの発明の第１の実施例に係わるダイナミック
型ＲＡＭが具備するメモリセルの４セル分を示す略的な
平面図、第２図は第１図中の２２線に沿う断面図および
第３図は第１図中の３＝３線に沿う断面図である。

第１図乃至第３図に示すように、本発明に係わるメモリ
セルに配線されるビット線は、例えばｐ型シリコン基板
１０上に、例えばシリコン酸化膜からなる絶縁膜１１を
介して形成され、ビット線形成方向にそれぞれ分離され
るように形成されたｎ型拡散層１２によって構成される
。絶縁膜１１の所々にはｐ型基板１０が露出する開孔部
１３が形成されており、この開孔部１３内部を介してｐ
型基板１０と導通するｐ型シリコンエピタキシャル層１
４が前記絶縁膜１１上に形成されている。ビット線を構
成する上述したｎ型拡散層１２は、このｐ型エピタキシ
ャル層１４内に形成される。開孔部１３に対応したｐ型
エピタキシャル層１４上には、ｐ型基板１０と導通する
ｐ型シリコン柱状領域１６が形成されている。ｐ型性状
領域１６の周囲には、例えばシリコン酸化膜等からなる
ゲート絶縁膜１８が形成され、このゲート絶縁膜１８上
には、ワード線を構成する、例えばｎ型ポリシリコン層
２０が形成されている。ポリシリコン層２０は、ワード
線形成方向に分離されるように形成されており、全面に
形成される層間絶縁膜２２によってそれぞれ電気的に絶
縁される。

この層間絶縁膜２２は、図示されない箇所でそれぞれビ
ット線（ｎ型拡散層１２）も電気的に分離する。ｐ型性
状領域１６の先端部にはｎ型拡散層２４が形成され、こ
のｎ型拡散層２４には層間絶縁膜２２上に露出するｎ型
ポリシリコン層２６が形成され、ともに導通することに
よりキャパシタのストレージノード電極を構成する。ｎ
型ポリシリ３２層２６上には、キャパシタの誘電体とな
る誘電体膜２８を介して、例えばｎ型ポリシリコン等か
らなるセルプレート電極３０が形成されている。

なお、第４図に上述のような構成のメモリセルの等価回
路図を示す。第４図において、第１図乃至第３図と同一
の部分には同一の参照符号を付して説明は省略する。

上述のような構成のメモリセルによれば、ワード線（ｎ
型ポリシリコン層２０）とビット線（図中ｎ型拡散層１
２）との交点にキャパシタが形成され、しかもスイッチ
ングトランジスタを、柱状領域１６の側面に沿い、基板
１０に対し垂直な方向にチャネルを形成する縦形トラン
ジスタとするので、高集積化に適した構造をもつ。さら
にセルプレート電極３０にあっては、基板１０上全面に
形成しており、平面的にみて最大のキャノくシタ容量を
稼ぐことができる。

本発明に係わるメモリセルでは、ビット線を構成するｎ
型拡散層１２とｐ型基板１０との間に絶縁膜１１をさら
に形成している。これにより、ビット線容量を低下でき
るとともに、ビット線から基板へのリーク電流を少なく
することができる。

また、ｎ型拡散層１２、すなわちビット線の周囲が絶縁
膜１１および層間絶縁膜２２等で略凹まれるので、ビッ
ト・線へのα線等の入射確率、あるいはα線等により電
離したキャリアの捕捉確率を低下できる。

次に、第１の実施例に係わるメモリセルの製造方法につ
いて、第５図（ａ）乃至第５図（１）を参照して説明す
る。第５図において第１図乃至第３図と同一の部分につ
いては同一の参照符号を付す。

まず、同図（ａ）に示すように、例えば（１００）面を
主表面とするｐ型シリコン基板１０上に、例えばＬＯＣ
Ｏ８法により熱酸化膜１１を約５００ｎｍの厚みに形成
する。

なお、熱酸化膜１１はこれに限らず、ＣＶＤ法を用いて
堆積したＣＶＤシリコン酸化膜、あるいはシリコン窒化
膜等であっても良いし、また、ＬＰＤ法を用いて堆積し
たシリコン酸化膜であっても良い（あるいはそれらの複
合膜でも良い）。

次いで、同図（ｂ）に示すように、例えば異方性エツチ
ングであるＲＩＥ法を用いて熱酸化膜１１を選択的に除
去し、ｐ型基板１０に到達する開孔部１３を形成する。

次いで、同図（ｃ）に示すように、選択的エピタキシャ
ル成長技術（以下ＳＥＧ技術と略す）を用いて開孔部１
３内にｐ型シリコンエピタキシャル層１４を成長させ、
開孔部１３内を埋め込む。

その後、非選択的なエピタキシャル成長技術を用いてｐ
型エピタキシャル層１４を熱酸化膜１１上にも成長させ
る。この時、熱酸化膜１１上ではポリシリコン層１４Ｐ
が成長し、単結晶シリコンが成長した開孔部１３上では
単結晶シリコン層１４がそのまま成長する。

なお、開孔部１３内をエピタキシャルシリコンで埋め込
んだ後、絶縁膜１１上にさらにエピタキシャルシリコン
を成長させる際、エピタキシャル成長工程用炉から基板
となるウェー７１を一旦出しても良いし、また、炉内に
ウエーノ＼を入れたまま、エピタキシャルシリコンの成
長条件を変えて、エピタキシャル成長をそのまま続行し
ても良い。

また、ｐ型基板］０上に成長させるエピタキシャル層１
４は、ｎ型でも良いが、本実施例の如く基板１０と同じ
導電型（ｐ型）にすることが望ましい。このようにする
ことによって、将来形成される柱状領域、すなわちスイ
ッチングトランジスタのチャネル形成領域を、このｐ型
エピタキシャル層１４を介してｐ型基板１０の基板電位
をバックゲートバイアスとして与えることに都合が良い
ためである。

このようにするためには、シリコンのエピタキシャル成
長を行なう際、成長雰囲気中にボロンを混入させながら
行なう。あるいはエピタキシャル成長終了後に、例えば
ボロンをイオン注入する、あるいはｐ型にすべき箇所、
例えば将来柱状領域を形成する箇所等に、例えばボロン
を選択的にイオン注入しても良い。以後のエピタキシャ
ル成長工程においても同様である。

また、熱酸化膜１１上に成長したポリシリコン層１４Ｐ
は、例えばレーザビームアニール技術を用いて単結晶化
しておくことがより望ましい。

次いで、同図（Ｃ）には図示されない箇所において、写
真蝕刻法を用いてｐ型エピタキシャル層１４をビット線
形状に成り得るようにパターニングを行なう。

次いで、同図（ｄ）に示すように、例えばＣＶＤ法を用
いて全面にシリコン窒化膜４１を堆積する。次いで、写
真蝕刻法を用いて開孔部１３上に対応するｐ型エピタキ
シャル層１４に到達する開孔部４２を形成する。次いで
、ＳＥＧ技術を用いて開孔部４２内に、例えばｐ型シリ
コンを選択的に成長させ、ｐ型柱状領域１６を形成する
。

シリコン窒化膜４１はこれに限らず、例えば熱酸化膜１
１とのエツチング選択比が大きく、かつエピタキシャル
成長時に成長材料との成長選択性およびエツチング選択
比が大きくとれる物質であれば良い。

次いで、同図（ｅ）に示すように、窒化膜４１を除去し
、ｐ型エピタキシャル層１４およびｐ型柱状領域１６を
露出させる。次いで、露出したｐ型エピタキシャル層１
４およびｐ型柱状領域１６の先端部に対してｎ型の不純
物、例えばＡｓをイオン注入する。そして、この後にお
いて、熱拡散等を行ないビット線を構成するｎ型拡散層
１２およびストレージノード電極の一部を構成するｎ型
拡散層２４を形成する。

次いで、同図（ｆ）に示すように、例えば熱酸化により
全面にゲート絶縁膜１８を形成する。

次いで、例えばＣＶＤ法を用いて導電性のポリシリコン
層（ｎ型あるいはｐ型、動作速度の点を考慮するとｎ型
が望ましい）４０を全面に堆積する。

次いで１．同図（ｇ）に示すように、写真蝕刻法を用い
て導電性ポリシリコン層４０をワード線形状に成り得る
ようにパターニングを行なう。

このときのパターニングは、ｐ型柱状領域１−６の相互
間において、ワード線が分離するように行なう。

次いで、同図（ｈ）に示すように、同図（ｇ）の工程で
用いたホトレジスト（図示せず）を剥離した後、例えば
レジスト等からなる有機膜５０を塗布して全面を平坦化
する。

次いで、同図（ｉ）に示すように、異方性エツチングで
ある、例えばＲＩＥ法を用いて有機膜５０とともに、ｐ
型性状領域１６先端部に存在する導電性ポリシリコン層
４０を全面エッチバックしてゲート絶縁膜１８を露１Ｂ
させる。

次いで、同図（ｊ）に示すように、等方性エツチングで
ある、例えばＣＤＥ法を用いてゲート絶縁膜１８（例え
ばシリコン酸化膜）と、導電性ポリシリコン層４０（図
中では２０）とをエツチングし、ｐ型性状領域１６の先
端部（ｎ型拡散層２４付近）を突出させる。このように
して、ワド線（導電性ポリシリコン層）２０と将来形成
されるストレージノード電極との短絡を防ｔできる構造
にする。このときのＣＤＥ法は、使用するエツチングガ
スを、シリコン酸化膜とシリコンとのエツチング選択比
が大きくとれるもの、例えば選択比が１　：　１０であ
るようなものを用いる。このようなエツチングガスには
、例えばＣ１系（ＣＣＩ、、等）、又はＣＩ系＋Ｆ系（
ＣＣＩ。

Ｆ２等）が挙げられる。

次いで、同図（ｋ）に示すように、例えばＣＶＤ法を用
いてＣＶＤシリコン酸化膜からなる層間絶縁膜５２を全
面に堆積する。次いで、同図（ｈ）、（ｉ）で説明した
ようなエッチバック技術を用いて層間絶縁膜５２を平坦
化するとともに、ｎ型拡散層２４を露出させる。

次いで、同図（１）に示すように、例えばＣＶＤ法を用
いてｎ型ポリシリコン層を全面に形成し、次いで、写真
蝕刻法を用いてｎ型ポリシリコン層をパターニングし、
ｎ型拡散層２４上に対応して存在するストレージノード
電極の一部となるｎ型ポリシリコン層２６を形成する。

なお、ｎ型ポリシリコン層２６はこれに限らず、例えば
ｎ型拡散層２４を種結晶にしてＳＥＧ法によりｎ型エピ
タキシャル層をオーバーグロウスさせて形成しても良い
。この方法では、ｎ型ポリシリコン層２６に相当するｎ
型エピタキシャルシリコン層を、ｎ型拡散層２４に対し
て自己整合的に形成できる。しかもエピタキシャル成長
をｎ型拡散層２４の周囲のみに限定し、かつその他の成
長領域に接しないように制御すれば、スト−レジノード
電極に成り得るように行なうパターニングが必要なくな
る。

また、ｒｌ型ポリシリコン層２６は、エピタキシャルシ
リコンの他、タングステン、チタン等のいわゆる高融点
金属とよばれているもの、あるいはこれらとシリコンと
の合金（高融点金属シリサイド）等で形成しても構わな
い。

最後に、第１図乃至第３図に示すように、ｎ型ポリシリ
コン層２６の表面に、例えば熱酸化によりシリコン酸化
膜からなるキャパシタの誘電体膜２６を形成する。

なお、誘電体膜２６は、シリコン酸化膜の他、シリコン
窒化膜、タンタル酸化膜、イツトリウム酸化膜、ハフニ
ウム酸化膜等の単層膜や、あるいはそれらの積層膜であ
っても良い。

次いで、例えばＣＶＤ法を用いてｎ型ポリシリコン層か
らなるセルプレー１・電極３０を形成する。セルプレー
ト電極３０は、ｎ型ポリシリコンの他、タングステン、
チタン等のいわゆる高融点金属とよばれているもの、あ
るいはこれらとシリコンとの合金（高融点金属シリサイ
ド）、あるいはアルミニウム等で形成しても良い。

以上のような工程をもってこの発明に係わるダイナミッ
ク型ＲＡＭが具備するメモリセルが完成する。

次に、上述したメモリセルのその他の製造方法について
第６図乃至第１４図を参照して順次説明する。第６図乃
至第１４図において、第５図と同一の箇所については同
一の参照符号を付す。

まず、製造方法の第１の変形例を第６図乃至第８図を参
照して説明する。

第６図は第１の変形例における一製造工程中の平面図、
第７図は第６図中の７−７線に沿う断面図、第８図は第
６図中の８−８線に沿う断面図である。

上述した製造方法における第５図（ａ）の工程の後、第
６図（ａ）乃至第８図（ａ）に示すような開孔部１３を
形成する際、これらの配置間隔をビット線形成方向てＸ
１ワード線形成方向でＹとし、これらの関係を”Ｘ　く
　Ｙ”に設定する。

このように設定して次の工程におけるＳＥＧ技術工程に
進み、第６図（ｂ）乃至第８図（ｂ）に示すように、エ
ピタキシャル層１４をオーバグロウスさせれば、間隔Ｘ
の領域では互いにエピタキシャル層１４が接続され、間
隔Ｙの領域では、エピタキシャル層１４が接続されない
形状でエピタキシャル層１４が形成される。なぜならば
、間隔Ｙが間隔Ｘより大きいためである。これにより、
エピタキシャル層１４はビット線形成方向にはあらかじ
め繋がり、ワード線形成方向には切れた形状にて形成さ
れる。したがって、第５図（Ｃ）の工程で説明したビッ
ト線のパターニング工程が必要なくなり、かつビット線
を開孔部１３に対して自己整合的に形成できる。

次に、製造方法の第２の変形例を第９図乃至第１１図を
参照して説明する。

第９図は第２の変形例における一製造工程中の平面図、
第１０図は第９図中の１０−１０線に沿う断面図、第１
１図は第９図中の１１−１１線に沿う断面図である。

上述した製造方法における第５図（ａ）の工程の後、第
９図（ａ）乃至第１１図（ａ）に示すような開孔部１３
を形成する際、これらの配置間隔を、ビット線形成方向
でＸ１ワード線形成方向でＹとし、これらの関係を第１
の変形例とは逆に、ｘ＞ｙ″に設定する。

このように設定して後の工程におけるワード線形成工程
の際、第９図（ｂ）乃至第１１図（ｂ）に示すようにワ
ード線になるべきポリシリコン層を堆積し、そして、例
えばＲＩＥ法を用いて全面エッチバックを行なうと、間
隔Ｘの領域では互いにポリシリコン層２０が切れ、間隔
Ｙの領域ではポリシリコン層２０が接続される。すなわ
ち、ポリシリコン層２０がワード線形成方向にはあらか
じめ連なり、ビット線形成方向には切れた形状にて形成
できる。したがって、第５図（ｇ）〜（ｊ）の工程で説
明したワード線のパターニング工程が必要なくなる。し
かもワード線（ポリシリコン層２０）を柱状領域１６に
対して自己整合的に形成できる。

また、第２の変形例は、開孔部１３の配置間隔Ｘ、Ｙを
制御するばかりでなく、柱状領域１６の配置間隔を制御
することでも、ワード線（ポリシリコン層２０）をパタ
ーニングすることなく形成できる。例えば柱状領域１６
のビット線形成方向の間隔をＸｏとし、ワード線形成方
向の間隔をＹＯとした場合、これらの関係を”Ｘｏ＞Ｙ
ｏと設定する。このようにして異方性エツチングを行な
うと間隔Ｘ。の領域ではポリシリコン層はなくなって切
断され、間隔Ｙ。の領域では逆にポリシリコン層が残置
して接続される。したがって、ポリシリコン層２０は、
ワード線形成方向には繋がり、ビット線形成方向には分
断して形成できる。

次に、製造方法の第３の変形例を第１２図を参照して説
明する。

第１２図は第３の変形例における一製造工程中の平面図
である。

上述した製造方法における第５図（ａ）の工程の後、第
１２図（ａ）に示すような開孔部１３を形成する際、こ
れらの配置間隔を、ビット線形成方向でＸ１ワード線形
成方向てＹとする。しかも間隔Ｙを第１の変形例で用い
るような値、間隔Ｘを第２の変形例で用いるような値と
する。このようにすればビット線およびワード線の両者
ともにパターニングの必要なしに形成できる。さらにビ
ット線を開孔部１３に対して自己整合的に形成できると
ともに、ワード線を柱状領域１６に対して自己整合的に
形成できる。

第１２図（ｂ）に、第３の変形例で形成したビット線１
２およびワード線２０の平面図を示す。

なお、第３の変形例の場合、開孔部１３の配置状態を制
御するばかりでなく、柱状領域１６の配置状態、および
その平面形状を制御することが望ましい。

例えばビット線１２をパターニングなしに形成する方法
では、第１の変形例で説明したように開孔部１３の配置
間隔の影響を受ＩＪる。

また、ワード線２０をパターニングなしに形成する方法
では、第２の変形例で説明したように開孔部１３の配置
間隔とともに柱状領域１６の配置間隔の影響を受ける。

ここで、柱状領域１６の配置間隔を制御、ずなわち、ピ
ッＩ・線形成力向の間隔Ｘ。およびワド線形成方向の間
隔Ｙ。の制御に、新たに柱状領域１６の平面形状を加え
る。例えば柱状領域１６の平面形状を、ワード線形成力
向の長さをＡ、ピッ］・線形成力向の長さをＢとし、こ
れらの関係をＡ＞Ｂ”と設定すれば、ビット線形成方向
の間隔Ｘ。と、ワード線形成力向の間隔Ｙ。とを制御で
きる。

このような配置間隔の制御方法は、第２の変形例の製造
方法でも適用できるが、特にワー　ド線、ビット線とも
にマスクなしで形成する第３の変形例で適用されること
か望ま１２い。

次に、製造方法の第４の変形例を第１３図および第１４
図を参照して説明する。

第１３図は第４の変形例における一製造工程中の平面図
、第１４図は第１−３図中の１−４−：ｌ−４線に沿う
断面図である。

」二連した製造方法における第５図（ａ）の工程の後、
続いて、第１３図（ａ）乃至第１４図（ａ）に示すよう
に、例えばＣＶＤ法を用いてシリコン窒化膜からなる絶
縁膜１００を全面に堆積する。次いで、写真蝕刻法を用
いてシリコン窒化膜１００およびシリコン酸化膜からな
る絶縁膜１１を貫通してｐ型シリコン基板１０に到達す
る開孔部１０２を形成する。

このとき、絶縁膜１００はシリコン窒化膜に限らず、絶
縁膜１−１−（実施例ではシリコン酸化膜）とエツチン
グ選択比が大きく、かつ基板１０のシリコンとエピタキ
シャル成長選択比が大きいものであれば良い。

次いで、第１３図（ｂ）乃至第１４図（ｂ）に示すよう
に、例λばＳＥＧ技術を用いて開孔部］０２内に選択的
にエビタギンヤルシリコンを成長さゼ、柱状領域１６を
形成する。

なお、選択的に成長するエピタキシャルシリコンは、基
板１０と同じ導電型であることが望ましい。

次いで、絶縁膜］００を除去する。

次いで、第１３図（ｅ）および第１４図（Ｃ）に示すよ
うに、全面に非選択的にエピタキシャルシリコン層］−
１４を形成する。

次いで、第１３図（ｄ）および第１４図（ｄ）に示すよ
うに、エピタキシャルシリコン層１１４を、ビット線形
状に成り得るようにパターニングを行なう。

以上のようにビット線を構成するべきシリコン層を、柱
状領域１６を形成した後に形成し、でも良い。

次に、本発明の第２の実施例に係わるダイナミック型Ｒ
ＡＭが具備するメモリセルを第１５図乃至第１７図を参
照１７て説明する。

第１５図はメモリセルの４セル分を示す略的な平面図、
第１６図は第１５図中の１６−１６線に沿う断面図およ
び第１７図は第１−図中の１７−１７線に沿う断面図で
ある。

第１５図乃至第１６図に示すように、例えばｐ型シリコ
ン基板２００内には、キャパシタの誘電体膜２０２を介
してスｌ−１ノージノード電極となるｎ型拡散層２０４
が形成されている。このような場合、セルプレート電極
はｐ型基板２００か兼ねる。ｎ型拡散層２０４」二には
、これに対応してｐ型基板２００内に形成された開孔部
２０５が設けられている。開孔部２０５内部には、絶縁
膜２０６か形成されており、ゲ−１・絶縁膜を構成する
とともに開孔部２０５内部に形成されるワード線を、ｎ
型拡散層２０４やその他の導電領域と電気的に分離して
いる。開孔部２０５内には、ワード線２０８が形成され
ている。ｐ型基板２００上には、開孔部２０５の周囲に
開孔部２１１ををする、例えばシリコン酸化膜からなる
絶縁膜２１０が形成されている。絶縁膜２１０１には、
例えばｎ型拡散層（シリコン）からなるビット線２１２
が形成されている。

上述のような構成のメモリセルでは、メモリセルのスイ
ッチングトランジスタが基板２００に対して略垂直な方
向にチャネルを形成する縦形トランジスタであること、
セルプレート電極が基板２００で兼ねられること等によ
り高集積化に適した構造を持っている。しかもｎ型拡散
層からなるビット線２１２がｐ型基板２００と絶縁膜２
１０によって分離されており、これによって第１の実施
例と同様、動作速度の問題、ビット線２１２から基板２
００へのリーク電流の問題およびソフトエラーに関する
問題等を解決できるものである。

なお、第１８図に上述のような構成のメモリセルの等価
回路図を示す。第１８図において、第１５図乃至第１７
図と同一の部分には同一の参照符号を付して説明は省略
する。

次に、上述したようなメモリセルを用いることによる効
果を、具体的な数値を挙げて説明する。

従来のメモリセルのように拡散層からなるビット線と基
板との分離方法がｐｎ接合の場合、基板の不純物濃度：
約ｌＸｌ０１７ｃｍ””ビット線の不純物濃度；約ｌＸ
ｌ０”ｃｍ−３と仮定したとき、ｐｎ接合の容量は、単
位面積あたり約０．４　［ｆ　Ｆ／μｍ２］となる。

（ｆ：フェムト、ＩＱ−１５の接頭語）この容量はＭＯ
８容量に換算した場合、キャパシタ絶縁膜（ＳｉＯ２を
仮定）の膜厚８６．３ｎｍに相当する。したがって、絶
縁膜を８６．３ｎｍ以上、例えば上述した５００ｎｍと
すれば、ビット線容量が大幅に低下することが判明する
。これにより、ビット線を流れる電気的信号の速度が向
上する。

また、ビット線に読み出される信号電位は、Ｃｓ／Ｃｓ
に比例することも知られている。

（Ｃ８：メモリセル容Ｉｎ、ＣＢ　：ビット線容量）こ
の発明に係わるメモリセルでは、特に０３を小さくでき
るので信号電位が大きくなり回路動作が安定する。また
、Ｃ８を従来より小さくしても充分に大きい信号電位を
得ることができる。Ｃ８を小さくしても良いということ
は、製造工程の負担を軽減できることを示唆する。例え
ば従来為された様々な提案は信号電位を充分に大きくす
る手段としてＣ３の増大に主に着目しており、このため
にセル・キャパシタの誘電体膜を薄くしたり、あるいは
強誘電体膜を用いたり、あるいはこれらを積層させたり
と製造工程に対する負担が非常に大きいものになってい
る。つまり、これらのような誘電体膜を形成するには工
程が増加したり、また、現在の技術は必ずしも充分とは
言えない面もあって形成困難なものとなっている。

しかし、この発明に係わるメモリセルはＣｌ］の低下と
いう点にも合わせて着目しており、現在確立されている
技術、例えば約１００変形度の厚みの単層シリコン酸化
膜で誘電体膜を形成したとしても充分に大きい信号電位
を得ることが可能である。しかも、このような誘電体膜
を形成する技術は充分に確立されており、したがって。

その製造に際し高歩留りを達成できるものである。

もちろん、この発明に係わるメモリセルは、誘電体膜を
薄くしたり、あるいは強誘電体膜を用いたり、あるいは
これらを積層させたりといった様々なＣ５の増大の手段
を適用したとしても同等差支えはない。この発明に係わ
るメモリセルに、さらにこのような手段を適用したとす
れば、今後進展するいっそうの大容量集積化を実現する
ことができる。

また、従来のメモリセルではビット線から基板に対する
リーク電流が大きいという問題がある。

これはｐｎ接合逆電流と呼ばれるものであり、その原因
は空乏層が形成される基板中に生じた結晶欠陥にある。

結晶欠陥は製造工程中のゆらぎ（あるいはバラツキとも
称される）等により確立的に発生する。リーク電流の発
生は読み出すべき信号電位の低下を生じさせる。

しかし、この発明に係わるメモリセルではビット線と基
板とが絶縁膜で極力分離されており、ビット線と基板と
の間のｐｎ接合は、略スイッチングトランジスタのソー
ス又はドレインとなるべき領域部分近傍のみに限定でき
る。これにより、リーク電流は小さくなる。

また、従来のメモリセルではソフトエラーが発生しゃず
いという問題もある。

ソフトエラーは、セル−データをビット線読み出してい
る際、装置内部のアルミニウム等からなる配線層や、装
置を収容するパッケージ等から発生、放射されるα線等
がビット線のｐｎ接合をヒツトすることにより起こる。

α線は電子−正孔対を発生させつつシリコン基板中を進
む。特に発生した電子は拡散又はα線の軌跡に沿ってビ
ット線に流入し、ビット線の電位を変化（低下）させる
。低下量が読み出すべき信号電位より大きいと、いわゆ
る誤読み出しが起こる（ソフトエラー）。

このソフトエラーは、ビット線と基板との間のｐｎ接合
面積が大きい程、発生ずる確率か高い。

しかし、この発明に係わるメモリセルでは、ビット線と
基板とのｐｎ接合か極力解消されているのでソフトエラ
ーが発生する確率か低くなる。

すなわち、ビット線と基板との間に形成された絶縁膜は
、α線が入射することにより発生した電子の流入を防ぐ
バリアとなる。

次に、製造方法の変形に伴う効果について説明する。

第１の変形例に伴うメモリセル構造上の効果は、ビット
線がこれと基板とを分離する絶縁膜の開孔部に対して自
己整合的に形成されるため、微細パターンのビット線を
持つ点にある。

また、製造方法上の効果はビット線のパタニング］−程
を省略でき、工程数の増大を抑制できる点にある。

第２の変形例に伴うメモリセル構造上の効果は、ワード
線が上述の開孔部上に形成される柱状領域に対して自己
整合的に形成されるため、微細パターンのワード線を持
つ点にある。

また、製造方法上の効果はワード線のバタニング工程を
省略でき、工程数の増大を抑制できる点にある。

第３の変形例に伴うメモリセル構造上および製造方法上
の効果は、第１、第２の変形例のそれぞれの効果を組み
合わせもって現れる点にある。

第４の変形例に伴うメモリセル構造上の効果は、」二連
の絶縁膜の開孔部に対して基板に導通すべき柱状領域が
自己整合的に形成されるため、高集積化に適した柱状領
域を持つ点にある。しかもこの場合、ピッ］・線と基板
との間のｐｎ接合の面積が最小であるメモリセルとなる
。

また、製造方法上の効果は、柱状領域を形成するだめの
マスク（絶縁膜）のパターニングと、絶縁膜の基板に到
達する開孔部のパターニングとを一体に形成でき、工程
数の増大を抑制できる点にある。

尚、この発明は上述の実施例に限定されるものではなく
、この他その要旨を逸脱しない範囲で種々変形して実施
することができる。

［発明の効果］ 以上説明したようにこの発明によれば、高集積化に適し
た構造を持ち、信頼性が高く、かつ動作が高速であり、
しかもいっそうの大容量集積化が可能であるメモリセル
を具備した半導体記憶装置を提供できる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係わるメモリセルの
略的な平面図、第２図は第１図中の２２線に沿う断面図
、第３図は第１図中の３−３線に沿う断面図、第４図は
上記メモリセルの等価回路図、 第５図（ａ）〜（１）は上記メモリセルの製造方法につ
いて製造工程順にそれぞれ示した断面図、 第６図（ａ、）、（ｂ）は上記メモリセルの製造方法の
第１の変形例について製造工程順にそれぞれ示した平面
図、第７図（ａ）、（ｂ）は第６図（ａ）、（ｂ）中の
７−７線にそれぞれ沿う断面図、第８図（ａ）、（ｂ）
は第６図（ａ）。 （ｂ）中の８−８線にそれぞれ沿う断面図、第９図（ａ
）、（ｂ）は上記メモリセルの製造方法の第２の変形例
について製造工程順にそれぞれ示した平面図、第１−０
図（ａ）、（ｂ）は第９図（ａ）、（ｂ）中７７）　１
０−１．０線にそれぞれ沿う断面図、第１１図（ａ）、
（ｂ）は第９図（ａ）、（ｂ）中の１１−１１線にそれ
ぞれ沿う断面図、 第１２図（ａ）、（ｂ）は上記メモリセルの製造方法の
第３の変形例について製造工程順にそれぞれ示した平面
図、 第１３図（ａ）〜（ｄ）は上記メモリセルの製造方法の
第４の変形例について製造工程順にそれぞれ示した平面
図、第１４図（ａ）〜（ｄ）は第１３図（ａ）〜（ｄ）
中の１４−１．４線にそれぞれ沿う断面図、 第１５図はこの発明の第２の実施例に係わるメモリセル
の略的な平面図、第１６図は第１５図中の１６−１６線
に沿う断面図、第１７図は第１５図中の１７−１７線に
沿う断面図、第１８図は上記メモリセルの等価回路図、 第１９図は従来のメモリセルの略的な平面図、第２０図
は第１９図中の２０−２０線に沿う断面図、第２１図は
第１９図中の２１−２１線に沿う断面図である。 １０・・・ｐ型基板、１１・・・絶縁膜、１２・・・ｎ
型拡散層（ビット線）、１６・・・柱状領域、２０・・
・導電性ポリシリコン層（ワード線）、２４・・・ｎ型
拡散層（ストレージノード電極の一部）、２６・・・ｎ
型ポリシリコン層（ストレージノード電極の一部）、２
８・・・誘電体膜、３０・・・セルプレート電極、２０
０・・・ｐ型基板（セルプレート電極）、２０２・・・
誘電体膜、２０４・・・ｎ型拡散層（ストレージノド電
極）、２０８・・・ワード線、２１０・・・絶縁膜、２
１２・・・ビット線。 出願人代理人　弁理士　鈴江武彦 Ｈさ Ｈさ Ｘ ＠ト 門− −Ｈ♀ −一１４ １　、、；　１ １「川 １「１」 ／　　　　　＼ ＼−−二／ “−］１ ／ 「 ／　　　　　　＼ 第 一１４ 図（Ｃ） 節 図（ｃ） 一＝−１１４ 第 図（ｄ） 第 図（ｄ）

Claims (1)

【特許請求の範囲】
1. 第１導電型の半導体基板上に第２導電型の拡散層により
   形成されたビット線、一端を前記ビット線に接続し、他
   端を第１の電極に接続し、前記基板に対し略垂直な方向
   にチャネルを形成する縦形のトランジスタおよび前記第
   １の電極に誘電体膜を介して形成された第２の電極とか
   ら構成されるメモリセルを具備する半導体記憶装置にお
   いて、前記ビット線と前記基板との間の少なくとも一部
   の領域に絶縁膜を有し、前記ビット線と前記基板とを前
   記絶縁膜で分離することを特徴とするメモリセルを具備
   する半導体記憶装置。