JPH0460368B2 - - Google Patents
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- Publication number
- JPH0460368B2 JPH0460368B2 JP60200203A JP20020385A JPH0460368B2 JP H0460368 B2 JPH0460368 B2 JP H0460368B2 JP 60200203 A JP60200203 A JP 60200203A JP 20020385 A JP20020385 A JP 20020385A JP H0460368 B2 JPH0460368 B2 JP H0460368B2
- Authority
- JP
- Japan
- Prior art keywords
- diode
- cathode
- constant current
- fet
- control terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、回路の集積化に適した電圧制御発振
器に関するものである。
器に関するものである。
［従来の技術］
第３図は、従来の電圧制御発振器の一例を示す
回路図である。第３図においてL1，L2はコイル、
Q1，Q2は電界効果トランジスタ（以下FETと略
す）、D1〜D4はダイオードであり、FET Q1のド
レインはコイルL1を介して電源端子T1に接続さ
れ、FET Q2のドレインはコイルL2を介して電源
端子T1に接続され、各FET Q1，Q2のソースは
共通電位点に接続されている。ダイオードD3の
カソードはFET Q1のドレインに接続されてアノ
ードはFET Q2のゲートに接続され、ダイオード
D4のカソードはFET Q2のドレインに接続されて
いるアノードはFET Q1のゲートに接続されてい
る。
回路図である。第３図においてL1，L2はコイル、
Q1，Q2は電界効果トランジスタ（以下FETと略
す）、D1〜D4はダイオードであり、FET Q1のド
レインはコイルL1を介して電源端子T1に接続さ
れ、FET Q2のドレインはコイルL2を介して電源
端子T1に接続され、各FET Q1，Q2のソースは
共通電位点に接続されている。ダイオードD3の
カソードはFET Q1のドレインに接続されてアノ
ードはFET Q2のゲートに接続され、ダイオード
D4のカソードはFET Q2のドレインに接続されて
いるアノードはFET Q1のゲートに接続されてい
る。
このような構成において、ダイオードD1，D2
は制御電圧により逆バイアスされてコンデンサと
して動作するものであり、制御電圧が変化するこ
とにより接合容量が変化してコイルL1，L2のイ
ンダクタンスの大きさとで決まる発振周波数が変
化することになる。また、ダイオードD3，D4も
発振電圧がFET Q1，Q2のゲート接合で整流され
ることから逆バイアスとなつてコンデンサとして
動作することになる。
は制御電圧により逆バイアスされてコンデンサと
して動作するものであり、制御電圧が変化するこ
とにより接合容量が変化してコイルL1，L2のイ
ンダクタンスの大きさとで決まる発振周波数が変
化することになる。また、ダイオードD3，D4も
発振電圧がFET Q1，Q2のゲート接合で整流され
ることから逆バイアスとなつてコンデンサとして
動作することになる。
これにより、制御電圧に応じて発振周波数が変
化するLC発振器が構成されることになる。
化するLC発振器が構成されることになる。
［発明が解決しようとする問題点］
しかし、このような従来の構成によれば、回路
にコイルを用いていることから、回路の集積回路
化は困難である。
にコイルを用いていることから、回路の集積回路
化は困難である。
本発明は、このような点に着目してなされたも
ので、その目的は、回路の集積化に適した電圧制
御発振器を提供することにある。
ので、その目的は、回路の集積化に適した電圧制
御発振器を提供することにある。
［問題点を解決するための手段］
このような目的を達成する本発明は、ソースが
共通に接続された電界効果トランジスタよりなる
シユミツトトリガと、定電流負荷を有しシユミツ
トトリガの出力信号を反転増幅する増幅器と、ア
ノードが増幅器の出力端子に接続された第１のダ
イオードと、電流制御端子を有し一端が第１のダ
イオードのカソードに接続された定電流源と、ア
ノードが第１のダイオードのカソードに接続され
るとともにシユミツトトリガに帰還接続されカソ
ードには発振周波数を変化させるためのバイアス
電圧制御端子が接続された第２のダイオードとで
構成されたことを特徴とする。
共通に接続された電界効果トランジスタよりなる
シユミツトトリガと、定電流負荷を有しシユミツ
トトリガの出力信号を反転増幅する増幅器と、ア
ノードが増幅器の出力端子に接続された第１のダ
イオードと、電流制御端子を有し一端が第１のダ
イオードのカソードに接続された定電流源と、ア
ノードが第１のダイオードのカソードに接続され
るとともにシユミツトトリガに帰還接続されカソ
ードには発振周波数を変化させるためのバイアス
電圧制御端子が接続された第２のダイオードとで
構成されたことを特徴とする。
［実施例］
以下、図面を用いて本発明の実施例を詳細に説
明する。
明する。
第１図は、本発明の一実施例を示すブロツク図
である。第１図において、１はソースが共通に接
続された電界効果トランジスタよりなるシユミツ
トトリガであり、その出力は出力端子Toに加え
られるとともに定電流負荷２を有する増幅器３に
加えられて反転増幅される。４はアノードが増幅
器３の出力端子に接続された第１のダイオード、
５は電流制御端子Tc1を有し一端が第１のダイオ
ード４のカソードに接続され他端が負の電源端子
Ｔ−に接続された定電流源である。６はアノード
が第１のダイオード４のカソードに接続されると
ともにシユミツトトリガ１に帰還接続されカソー
ドには発振周波数を変化させるためのバイアス電
圧制御端子Tc2が接続された第２のダイオードで
ある。
である。第１図において、１はソースが共通に接
続された電界効果トランジスタよりなるシユミツ
トトリガであり、その出力は出力端子Toに加え
られるとともに定電流負荷２を有する増幅器３に
加えられて反転増幅される。４はアノードが増幅
器３の出力端子に接続された第１のダイオード、
５は電流制御端子Tc1を有し一端が第１のダイオ
ード４のカソードに接続され他端が負の電源端子
Ｔ−に接続された定電流源である。６はアノード
が第１のダイオード４のカソードに接続されると
ともにシユミツトトリガ１に帰還接続されカソー
ドには発振周波数を変化させるためのバイアス電
圧制御端子Tc2が接続された第２のダイオードで
ある。
第２図は第１図の具体例を示す回路図であり、
第１図と同一部分には同一符号を付けている。第
２図において、シユミツトトリガ１は、FET Q1
〜Q5およびダイオードD3，D4で構成されている。
すなわち、FET Q1，Q4の各ドレインは正の電源
端子Ｔ＋に接続されて各ゲートは各ソースに接続
され、定電流源として動作するように接続されて
いる。FET Q1のソース、ゲートの接続点には
FET Q2のドレインおよびダイオードD4のアノー
ドが接続され、FET Q4のソース、ゲートの接続
点にはFET Q5のドレインおよびダイオードD3の
アノードが接続され、FET Q2，Q5の各ソースは
FET Q3のドレインに共通に接続されている。
FET Q3のゲートはソースとともに共通電位点に
接続されている。ダイオードD3のカソードは出
力端子Toに接続されるとともに増幅器３として
動作するFET Q6のゲートおよびFET Q9のドレ
インに接続され、ダイオードD4のカソードは
FET Q5のゲートおよびFET Q8のドレインに接
続されている。FET Q8，D9の各ゲートおよびソ
ースは負の電源端子−Ｔに共通に接続されてい
る。FET Q7は定電流負荷として動作するもので
あり、ドレインは正の電源端子＋Ｔに接続され、
ゲートおよびソースはFET Q6のドレインおよび
第１のダイオード４として用いられるダイオード
D1のアノードに共通に接続されている。FET Q6
のソースは共通電位点に接続されている。ダイオ
ードD1のカソードは定電流源５として動作する
FET Q10のドレインに接続されるとともに第２
のダイオードとして用いられるダイオードD2の
アノードに接続され、さらに、シユミツトトリガ
１を構成するFET Q2のゲートに帰還接続されて
いる。FET Q10のソースは負の電源端子−Ｔに
接続され、ゲートには電流制御端子Tc1かせ接続
されている。ダイオードD2のカソードにはシユ
ミツトトリガ１の発振周波数を変化させるための
バイアス電圧制御端子Tc2が接続されている。
第１図と同一部分には同一符号を付けている。第
２図において、シユミツトトリガ１は、FET Q1
〜Q5およびダイオードD3，D4で構成されている。
すなわち、FET Q1，Q4の各ドレインは正の電源
端子Ｔ＋に接続されて各ゲートは各ソースに接続
され、定電流源として動作するように接続されて
いる。FET Q1のソース、ゲートの接続点には
FET Q2のドレインおよびダイオードD4のアノー
ドが接続され、FET Q4のソース、ゲートの接続
点にはFET Q5のドレインおよびダイオードD3の
アノードが接続され、FET Q2，Q5の各ソースは
FET Q3のドレインに共通に接続されている。
FET Q3のゲートはソースとともに共通電位点に
接続されている。ダイオードD3のカソードは出
力端子Toに接続されるとともに増幅器３として
動作するFET Q6のゲートおよびFET Q9のドレ
インに接続され、ダイオードD4のカソードは
FET Q5のゲートおよびFET Q8のドレインに接
続されている。FET Q8，D9の各ゲートおよびソ
ースは負の電源端子−Ｔに共通に接続されてい
る。FET Q7は定電流負荷として動作するもので
あり、ドレインは正の電源端子＋Ｔに接続され、
ゲートおよびソースはFET Q6のドレインおよび
第１のダイオード４として用いられるダイオード
D1のアノードに共通に接続されている。FET Q6
のソースは共通電位点に接続されている。ダイオ
ードD1のカソードは定電流源５として動作する
FET Q10のドレインに接続されるとともに第２
のダイオードとして用いられるダイオードD2の
アノードに接続され、さらに、シユミツトトリガ
１を構成するFET Q2のゲートに帰還接続されて
いる。FET Q10のソースは負の電源端子−Ｔに
接続され、ゲートには電流制御端子Tc1かせ接続
されている。ダイオードD2のカソードにはシユ
ミツトトリガ１の発振周波数を変化させるための
バイアス電圧制御端子Tc2が接続されている。
このような発振器は、例えはGaAsNチヤンネ
ルシヨツトキ接合FETおよびGaAsシヨツトキ接
合ダイオードのみで集積回路として構成すること
ができる。
ルシヨツトキ接合FETおよびGaAsシヨツトキ接
合ダイオードのみで集積回路として構成すること
ができる。
このように構成された回路の動作について説明
する。
する。
前述のように、FET Q1，Q4およびQ7〜Q9は
定電流源として動作する。FET Q10は電流制御
端子Tc1から加えられるゲート電圧に応じて電流
値が変えられる定電流源として動作する。FET
Q3の飽和ドレイン電流IDSSはFET Q1、FET Q4
の各飽和ドレイン電流IDSSよりも大きくなるよう
に設定されていて、常にオンになり、抵抗器とし
て動作することになる。テダイオードD3および
D4はレベルシフトダイオードとして動作し、第
１のダイオードD1はレベルシフトおよびスイツ
チ動作を行う。第２のダイオードD2はバイアス
電圧制御端子Tc2から加えられるバイアス電圧に
より逆にバイアスされ、容量可変コンデンサとし
て動作する。
定電流源として動作する。FET Q10は電流制御
端子Tc1から加えられるゲート電圧に応じて電流
値が変えられる定電流源として動作する。FET
Q3の飽和ドレイン電流IDSSはFET Q1、FET Q4
の各飽和ドレイン電流IDSSよりも大きくなるよう
に設定されていて、常にオンになり、抵抗器とし
て動作することになる。テダイオードD3および
D4はレベルシフトダイオードとして動作し、第
１のダイオードD1はレベルシフトおよびスイツ
チ動作を行う。第２のダイオードD2はバイアス
電圧制御端子Tc2から加えられるバイアス電圧に
より逆にバイアスされ、容量可変コンデンサとし
て動作する。
ここで、ダイオードD2の端子電圧がシユミツ
トトリガ１の上限値を越えるとシミミツトトリガ
１の出力はＨレベルになり、FET Q6がオンにな
つてダイオードD1はオフになる。このとき、ダ
イオードD2の電荷はFET Q10を介して放電され
ることになつて低下する。これに対し、ダイオー
ドD2の端子電圧がシユミツトトリガ１の下限値
よりも低下するとシユミツトトリガ１の出力はＬ
レベルになり、FET Q6がオフになつてダイオー
ドD1はオンになる。このとき、ダイオードD2の
端子電圧はFET Q7で構成される定電流源から加
えられる電流により増加することになる。
トトリガ１の上限値を越えるとシミミツトトリガ
１の出力はＨレベルになり、FET Q6がオンにな
つてダイオードD1はオフになる。このとき、ダ
イオードD2の電荷はFET Q10を介して放電され
ることになつて低下する。これに対し、ダイオー
ドD2の端子電圧がシユミツトトリガ１の下限値
よりも低下するとシユミツトトリガ１の出力はＬ
レベルになり、FET Q6がオフになつてダイオー
ドD1はオンになる。このとき、ダイオードD2の
端子電圧はFET Q7で構成される定電流源から加
えられる電流により増加することになる。
このような一連の動作を繰り返すことにより、
発振が行われる。そして、発振周波数は、ダイオ
ードD2の接合容量の大きさおよびFET Q10のド
レイン電流の値に応じて設定さることになり、電
流制御端子Tc1からFET Q10のゲートに加えられ
るゲート電圧およびバイアス電圧制御端子Tc2か
らダイオードD2のカソードに加えられるバイア
ス電圧を調整することによつて発振周波数を任意
に設定できる電圧制御発振器が構成できる。
発振が行われる。そして、発振周波数は、ダイオ
ードD2の接合容量の大きさおよびFET Q10のド
レイン電流の値に応じて設定さることになり、電
流制御端子Tc1からFET Q10のゲートに加えられ
るゲート電圧およびバイアス電圧制御端子Tc2か
らダイオードD2のカソードに加えられるバイア
ス電圧を調整することによつて発振周波数を任意
に設定できる電圧制御発振器が構成できる。
このように構成される発振器は、第１図に示し
た従来の発振器のようなコイルが不要になること
から回路の集積化に好適であり、特にGaAs基盤
を用いて集積化することによつて高速化が図れ
る。
た従来の発振器のようなコイルが不要になること
から回路の集積化に好適であり、特にGaAs基盤
を用いて集積化することによつて高速化が図れ
る。
また、回路内部に共振回路がないことから、広
帯域の発振器を構成するに有効である。
帯域の発振器を構成するに有効である。
なお、上記実施例では、レベルシフトダイオー
ドがそれぞれ１個ずつ接続された例を示したが、
必要に応じて複数個を直列接続することにより所
望のレベルシフト量を得ることができる。
ドがそれぞれ１個ずつ接続された例を示したが、
必要に応じて複数個を直列接続することにより所
望のレベルシフト量を得ることができる。
［発明の効果］
以上説明したように、本発明によれば、回路の
集積化に適した電圧制御発振器が実現でき、実用
上の効果は大きい。
集積化に適した電圧制御発振器が実現でき、実用
上の効果は大きい。
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図の具体例を示す回路図、第３図は
従来の電圧制御発振器の一例を示すブロツク図で
ある。 １……シユミツトトリガ、２……定電流負荷、
３……増幅器、４……第１のダイオード、５……
定電流源、６……第２のダイオード、Tc1……電
流制御端子、Tc2……バイアス電圧制御端子。
第２図は第１図の具体例を示す回路図、第３図は
従来の電圧制御発振器の一例を示すブロツク図で
ある。 １……シユミツトトリガ、２……定電流負荷、
３……増幅器、４……第１のダイオード、５……
定電流源、６……第２のダイオード、Tc1……電
流制御端子、Tc2……バイアス電圧制御端子。
Claims (1)
- １ ソースが共通に接続された電界効果トランジ
スタよりなるシユミツトトリガと、定電流負荷を
有しシユミツトトリガの出力信号を反転増幅する
増幅器と、アノードが増幅器の出力端子に接続さ
れた第１のダイオードと、電流制御端子を有し一
端が第１のダイオードのカソードに接続された定
電流源と、アノードが第１のダイオードのカソー
ドに接続されるとともにシユミツトトリガに帰還
接続されカソードには発振周波数を変化させるた
めのバイアス電圧制御端子が接続された第２のダ
イオードとで構成されたことを特徴とする電圧制
御発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200203A JPS6264117A (ja) | 1985-09-10 | 1985-09-10 | 電圧制御発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200203A JPS6264117A (ja) | 1985-09-10 | 1985-09-10 | 電圧制御発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6264117A JPS6264117A (ja) | 1987-03-23 |
| JPH0460368B2 true JPH0460368B2 (ja) | 1992-09-25 |
Family
ID=16420514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60200203A Granted JPS6264117A (ja) | 1985-09-10 | 1985-09-10 | 電圧制御発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6264117A (ja) |
-
1985
- 1985-09-10 JP JP60200203A patent/JPS6264117A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6264117A (ja) | 1987-03-23 |
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