JPH0462610A

JPH0462610A - データ通信装置

Info

Publication number: JPH0462610A
Application number: JP2173912A
Authority: JP
Inventors: Hiroyuki Ito; 浩幸伊藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-06-29
Filing date: 1990-06-29
Publication date: 1992-02-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は受信データをバッファしつつ処理するデータ通
信装置に関する。

［従来の技術］通信回線を介して、相手側装置とデータの送受信を行う
データ通信装置においては、データ伝送速度とデータ処
理速度との差を調整するために受信データを一旦バッフ
ァ領域に格納したのち、該バッファ領域からデータを読
出して処理するようにしている。そして、受信されたデ
ータがバッファ領域の容量を越えてオーバーフローする
ことを防止するために、未処理の受信データを計数し、
この数が一定の基準値を越えた場合にはこれを制御部に
通知してデータ受信の規制を行うようにしている。

し発明が解決しようとする課題］未処理の通信データ数が基準値を越えたことが制御部に
通知され、制御部が実際にデータの受信の規制を開始す
るまでには多少の時間を要するので、上述の従来のデー
タ通信装置では、基準値をある程度余裕を持たせた値に
設定している。

しかしながら、相手側装置のデータ送信速度が非常に速
い場合には、データ受信の規制が開始される前に未処理
の受信データがバッファ容量を越えてオーバーフローを
起こしたり、また、これと反対に、相手側装置のデータ
送信速度が遅い場合には、バッファが有効に使用されず
に無駄になってしまうという問題がある。

また、相手側装置のデータ送信速度に変化がない場合で
あっても、データ処理部のタスク処理能力が落ちてデー
タ処理速度が遅くなることによりバッファがオーバーフ
ローを起こしてしまうという問題がある。

従って本発明の目的は、相手側装置のデータ送信速度又
は受信側装置のデータ処理速度が変化してもデータがオ
ーバーフローを起こすことのないデータ通信装置を提供
することにある。

本発明の他の目的は、バッファの容量を常に有効に使用
することが可能なデータ通信装置を提供することにある
。

［課題を解決するための手段］上述の目的を達成する本発明の要旨は、通信回線を介し
て受信したデータを蓄積する蓄積手段と、蓄積手段内の
データを読出してデータ処理部へ供給する読出し手段と
、通信回線のデータ伝送速度を検出する伝送速度検出手
段と、データ処理部のデータ処理速度を監視する監視手
段と、伝送速度検出手段によって検出されたデータ伝送
速度及び監視手段によって得られたデータ処理速度に応
じてデータ処理部へ供給するクロック周波数を変化させ
る手段とを備えたことにある。

［作用］データ処理部へ供給されるクロックは、データ伝送速度
とデータ処理能力とに応じて可変制御される。即ち、デ
ータ伝送速度が速い場合及びデータ処理部のタスク処理
能力が小さい場合には、クロックを高い周波数に設定し
てデータ処理部の処理速度を速くし、バッファ領域内の
未処理の受信データがオーバーフローすることを防止す
るように制御する。

これと反対にデータ伝送速度が遅い場合及びデータ処理
部のタスク処理能力が大きい場合には、クロックを低い
周波数に設定してデータ処理部の処理速度を遅くし、バ
ッファメモリを有効に使用すると共に消費電力の低減を
図るように制御する。

［実施例］以下、図面を用いて本発明の実施例を詳細に説明する。

第１図は本発明の一実施例としてデータ受信装置のブロ
ック図を示している。

同図において、３０は通信回線を示しており、この通信
回線３０にはバッファメモリ装置１０の入力側が接続さ
れている。バッファメモリ装ｆｆ１ｌｏの出力側にはデ
ータ処理装置２０が接続されている。

バッファメモリ装置ｌＯは、通信回線３０を介して受信
したデータを書込み制御部１２へ転送するためのデータ
転送部１１と、書込み制御部１２に接続されており受信
データを格納するためのバッファメモリ１３と、このバ
ッファメモリ１３に接続されておりバッファメモリ１３
からデータを読出してデータ処理装置２０へ転送するた
めの読出し制御部１４とを有している。バッファメモリ
１３は本発明の蓄積手段に対応しており、読出し制御部
１４は本発明の読出し手段に対応している。

さらにバッファメモリ装置１０は、書込み制御部１２に
接続された書込みアドレス設定部１５と、読出し制御部
１４に接続された読出しアドレス設定部１６と、これら
書込みアドレス設定部１５及び読出しアドレス設定部１
６に接続されており、書込みアドレス及び読出しアドレ
スの差を基準値発生部１７からの基準値と比較する比較
部１８とを有している。この比較部１８からの比較結果
がデータ処理装置２０へ転送されるように構成されてい
る。

さらにまたバッファメモリ装置１０は、通信回線３０に
直接的に接続されていてこの通信回線３０のデータ伝送
速度を検出する速度検出部１９を有している。この速度
検出部１９によって検出されたデータ伝送速度を表す信
号はデータ処理装置２０へ転送されるように構成されて
いる。速度検出部１９は本発明の伝送速度検出手段に対
応している。

データ処理装置２０は、バッファメモリ装置ｌＯの読出
し制御部１４から転送されたデータを処理するデータ処
理部２１と、このデータ処理部２１に接続されておりデ
ータ処理部２１のタスク処理能力を監視する監視部２２
とを有している。監視部２２は本発明の監視手段に対応
している。

データ処理装置２０はさらに、バッファメモリ装置ＩＯ
の速度検出部１９と監視部２２とに接続されていてこれ
ら速度検出部１９及び監視部２２からの通知に基づいて
電圧制御オシレータ（ＶＣＯ）２３へ供給する電圧を制
御する電圧制御部２４と、バッファメモリ装（１１１０
の比較部１８に接続されておりこの比較部１８からの通
知に基づいて相手側装置に対しデータ送信の規制を要求
する制御部２５とを有している。

電圧制御オシレータ２３及び電圧制御部２４は本発明の
クロック周波数を変化させる手段に対応している。

第２図はバッファメモリ１３の内部に記憶されているデ
ータの処理状況を表している。

データ受信を開始する前の初期状態において、読出しア
ドレス及び書込みアドレスは共に同図に示す開始アドレ
スに設定されている。データの受信が開始されると、受
信データが書込みアドレスで示される領域に書込まれ、
これと同時に書込みアドレスが更新される。このように
して、受信データはバッファメモリ１３内に順次蓄積さ
れる。

一方、読出しアドレスで示される領域のデータが読出さ
れてデータ処理部２０へ送られる。このようにして受信
データが順次処理される。書込みアドレス及び読出しア
ドレスのそれぞれは、更新されて終了アドレスに到達し
た場合には、開始アドレスまで戻り、そこから再び書込
み動作及び読出し動作が行われる。従って同図に示す書
込みアドレスと読出しアドレスとの間の領域内のデータ
が未処理の受信データとなる。

次に本実施例装置の動作を第３図及び第４図のフローチ
ャートを参照して説明する。

第３図は受信データの処理動作を示すフローチャートで
ある。

通信回線３０を介してデータが受信されると速度検出部
１９はデータの伝送速度を検出し、検出したデータ伝送
速度を表す信号が電圧制御部２４へ送られる（ステップ
Ｓｌ）。

次に受信されたデータは転送部１１から書込み制御部１
２へ転送され、書込みアドレス設定部１５に示された領
域に書き込まれる（ステップＳ２）。これと同時に書込
みアドレスが更新される（ステップＳ３）。

比較部１８はこの更新された書込みアドレスと読出しア
ドレス設定部１６に設定されている読出しアドレスとの
差、即ち未処理の受信データの数が基準値発生部１７に
設定されている基準値を越えているか否かを検出する。

（ステップＳ４）。

未処理の受信データ数が基準値を越えている場合には、
データ受信の規制を行うべく、制御部２５へこれを通知
する（ステップ３５）。

一方、バッファメモリ１３内の読出しアドレス設定部１
Ｇで設定されている読出しアドレスに示される領域のデ
ータが読出し制御部１４へ読出され、データ処理部２０
へ送られる（ステップＳ６）。この際、読出しアドレス
が更新される（ステップＳ’ｌ）。

以上により、１バイトのデータが受信されて処理される
。

第４図はデータ処理部２１へ供給するクロック周波数の
可変制御動作を示すフローチャートである。

データが入力されると、速度検出部１９で検出されたデ
ータ伝送速度に変化があったか否かを判定する（ステッ
プ５１１）。

次いで、データ伝送速度が速くなったのがどうか判定す
る（ステップＳ１２　）。

データ伝送速度が速くなった場合には、電圧制御部２４
の電圧を電圧制御オシレータ２３の出力周波数を高くす
る方向へ制御する（スッテプ５１３）。

これとは逆に、データ伝送速度が遅くなった場合には、
電圧制御オシレータ２３の出力周波数を低くする方向へ
電圧制御部２４の電圧を制御する（ステップ５１４）。

次に、データ処理部２１のタスク処理能力に変化があっ
たか否かを監視部２２によって判定する（ステップ５１
５）。

次いで、データ処理速度が速（なったのかどうか判定す
る（ステップ５１６　）。

タスク処理能力が上がって、データ処理速度が速くなっ
た場合には、電圧制御部２４の電圧を電圧制御オシレー
タ２３の出力周波数を低くする方向へ制御する（ステッ
プ５１７）。

タスク処理能力が落ちて、反対にデータ処理速度が遅く
なった場合には、電圧制御オシレータ２３の出力周波数
を高くする方向へ電圧制御部２４の電圧を制御する（ス
テップ３１８　’）。

以上により、データ処理部へ供給するクロック周波数が
データ伝送速度及びデータ処理速度に応じて可変制御さ
れる。

［発明の効果］以上詳細に説明したように本発明によれば、データ伝送
速度及びデータ処理速度に応じてデータ処理部へ供給す
るクロック周波数を可変制御するように構成しているの
で、バッファメモリがオーバーフローを起こすことがな
い。しかも、バッファメモリの容量を無駄にすることな
く常に効率的に使用することができる。さらに、データ
の受信量が少ない時には、データ処理部へ供給するクロ
ック周波数を低くすることにより装置の消費電力を低減
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
バッファメモリ内部に記憶されているブタの処理状況の
説明図、第３図は第１図の装置の受信データの処理動作
を説明するためのフローチャート、第４図は第１図の装
置のクロック周波数の制御動作を説明するためのフロー
チャートである。１０・・・・・・バッファメモリ装置、１１・・・・・
・転送部、１２・・・・・・書込み制御部、１３・・・
・・・バッファメモリ、１４・・・・・・読出し制御部
、１５・・・・・・書込みアドレス設定部、１６・・・
・・・読出しアドレス設定部、１７・・・・・・基準値
発生部、１８・・・・・・比較部、１９・・・・・・速
度検出部、２０・・・・・・データ処理装置、２１・・
・・・・データ処理部、２２・・・・・・監視部、２３
・・・・・・電圧制御オシレータ、２４・・・・・・電
圧制御部、２５・・・・・・制御部、３０・・・・・・
通信回線。代理人弁理士　船　　山　　　武

Claims

【特許請求の範囲】

通信回線を介して受信したデータを蓄積する蓄積手段と
、該蓄積手段内のデータを読出してデータ処理部へ供給
する読出し手段と、前記通信回線のデータ伝送速度を検
出する伝送速度検出手段と、データ処理部のデータ処理
速度を監視する監視手段と、前記伝送速度検出手段によ
って検出されたデータ伝送速度及び前記監視手段によっ
て得られたデータ処理速度に応じて前記データ処理部へ
供給するクロック周波数を変化させる手段とを備えたこ
とを特徴とするデータ通信装置。