JPH0463431A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積回路装置の製造方法に係わり、特に
素子分離技術に関するものである。

（従来の技術） 半導体集積回路装置の集積度は増加の一途をたとり、次
世代の高密度集積回路装置の開発には素子の微細化と共
に、素子分離領域を縮小することか必要となってきてい
る。そのだめの有力な手段として、例えば改良型選択酸
化分離法を挙げることかできる。この方法によれば、従
来広く用いられてきた選択酸化分離法（ＬＯＧＯ３）と
比較して、素子分離領域か縮小できることに加えて、素
子領域周囲の酸化膜の凹部か軽減され、より平坦な構造
が実現できる。つまり、凹部の存在は、素子領域の微細
パターン形成及び微細配線パターン形成に段切れ、レジ
スト膜厚の不均一等の悪影響をおよほし、素子特性の変
動や不良を誘起する原因となるため、平坦化を図ること
は重要な課題であると考えられる。

以下、従来技術として特開昭６０−１７７６４６号公報
に開示され、平坦化を実現した改良型選択酸化分離法を
第２図の工程断面図にしたかって説明する。

以下に示す図では、分離酸化膜形成に関する部分だけを
図示し、拡散層等は省略している。

まず、第２図（Ａ）に示すように、シリコン基板１の素
子形成領域の表面に第１のパッド酸化膜２と第１の窒化
膜３の２層よりなる酸化防止膜を、レジストパターン１
２を用いて選択的に設ける。

次に第２図（Ｂ）に示すように、酸化による体積の増大
を補償するために、シリコン基板１に予定する分離酸化
膜の１層２程度の深さの溝４を形成する。この時、エツ
チングガス組成、流量、圧力等の条件を選択することに
より、シリコン対窒化膜のエツチング選択比をシリコン
：窒化膜−７１〜２と制御し、第１窒化Ｍ３についても
、シリコン基板１のエツチングと同時にサイドエッチを
行なう。

続いて、レジスト１２及び露出している第１のパット酸
化膜２を除去し、第２図（Ｃ）に示すように、溝４の内
壁に第２のパッド酸化膜５を形成し、さらに全面に第２
の窒化膜６を被着する。

次に、反応性イオンエッチ（ＲＩＥ）を用いて第１、第
２の窒化膜よりなるアンダーカット状の「ひさし」　７
をマスクとして第２図（Ｄ）に示すように、溝４の底面
及び側面の一部の第２の窒化膜６を除去する。

その後、選択酸化を行なうと、バーズビークは第２のパ
ッド酸化膜５に沿って溝側壁に形成されるので第２図（
Ｅ）のような厚い分離酸化膜８による分離構造か得られ
る。第２パツド酸化膜５に沿って伸びる溝側壁のバーズ
ビーク形成部９は、第２パツド酸化膜厚、第２窒化膜厚
、選択酸化温度等に依存し、従って処理条件か適切であ
ればバーズビークは素子領域終端部１０て停止し素子領
域内部には侵入しない。

また、溝４形成の際、同時に第１窒化膜３のサイトエッ
チを行なうことによって、ひさし７を短かくしている。

これによって、バーズビーク形成部９の酸化膜厚か厚く
なり、凹部１１か軽減されたほとんど平坦な分離酸化膜
形状を得ることかできる。

（発明か解決しようとする課題） 前述の方法は、シリコン基板を等方的にエツチングする
際、同時に第１窒化膜のサイドエッチを行なって、ひさ
しを短くすることにより、選択酸化による凹部軽減を実
現している。

この時、窒化膜のサイドエッチを適量行なうためには、
シリコン対窒化膜のエツチング選択比を正確に再現性良
く制御する必要があり、一般に行なわれるドライエツチ
ングプロセスでは例えば、エツチングガスとしてのＣＦ
４．０□、　ＣＨＦ３．　Ｃ２Ｆ５等の流量比を変化さ
せることで所望の選択比を得る事か可能であった。しか
しなから、このような方法では選択比の制御と共に、シ
リコン基板を、完全に等方的にエツチングする必要もあ
り、シリコン基板のエツチング形状もエツチングガス流
量比で変化するため、選択比の制御と等方的エツチング
の制御を同時に満足する最適条件を見出すことは非常に
難しかった。従って、側壁窒化膜の長さか必ずしも最適
値とならず、第２のパッド酸化膜厚、第２の窒化膜厚選
択酸化温度等を変更することによりバーズビークを素子
領域終端部で停止させるように制御する必要か生し、そ
の結果、凹部の低減か不充分となったり、酸化応力によ
る結晶欠陥を誘発する等の問題点があった。

本発明は、以上述べたように、シリコン等方エツチング
の際にシリコン対窒化膜のエツチング選択比の制御か充
分できないという問題点を解決するため、シリコン対窒
化膜のエツチング選択比を考慮することなく、シリコン
等方エツチング条件を選択し、かつ窒化膜のひさしの長
さを独立に制御できるプロセスにより、ひさしの長さの
最適化を図り選択酸化後の凹部軽減を実現する酸化膜分
離法を提供することを目的とする。

（課題を解決するための手段） 本発明の半導体集積回路装置の製造方法は、シリコン基
板の選択された領域に酸化膜である第１の膜、窒化膜で
ある第２の膜、酸化膜である第３の膜から成る３層膜を
順次形成し、次に３層膜の側壁部に酸化膜である第４の
膜を形成する。続いて露出している部分のシリコン基板
に３層膜及び第４の膜をマスクとして溝を等方的に形成
する。

この後、露出している第１の膜と第４の膜を取り除き、
熱酸化によって溝内壁に酸化膜である第５の膜を形成す
る。さらにその後、前記基板上に窒化膜である第６の膜
を形成後、異方性エツチングにより溝側壁に選択的に残
存形成し、残存している第３の膜を除去する。この後、
前記第２、第６の膜をマスクとして前記シリコン基板を
選択酸化することによって、分離酸化膜構造を得る。こ
の時選択酸化のマスクとなる第６の膜を形成する領域は
、第４の膜の膜厚によって決定されることから、表面が
平坦で、素子領域内部へのバーズビークの発生を防止で
きる構造が容易に得られる。

（作　用） 本発明は前述のような製造方法をとったため、第２の膜
（窒化膜）からなる「ひさし」の長さを、第４の膜（酸
化膜）厚で制御するので、シリコン対窒化膜のエツチン
グ選択比を考慮することなく、第６の膜（窒化膜）の長
さを独立に制御できる。

従って、バーズビーク形成部の酸化膜厚か厚くなるよう
な選択酸化条件で酸化することか可能となる。

（実施例） 以下、本発明の半導体集積回路装置の製造方法の実施例
について、図面に基づき説明する。第１図（Ａ）〜（Ｅ
）は、本発明の実施例の工程断面図である。

まず、第１図（Ａ）に示すように、シリコン基板１０１
の素子形成領域の表面に第１のパッド酸化膜１０２（第
１の膜）と第１の窒化膜１０３（第２の膜）及び第１の
ＣＶＤ酸化膜１０４（第３の膜）の３層よりなる酸化防
止膜（以下、３層膜と呼ぶ）を選択的に設ける。ここで
第１のパッド酸化膜１０２、第１の窒化膜１０３及び第
１のＣＶＤ酸化膜１０４の膜厚を一例として各々５００
人、　２０００人、　１５００人とする。続いて全面に
第２のＣＶＤ酸化膜１０５を６００〜１２００人程度被
着せせ程度 次に第１図（Ｂ）に示すように、異方性エツチング技術
によって第２のＣＶＤ酸化膜１０５（第４の膜）をエツ
チングして３層膜の側壁のみに残存形成させる。この後
、３層膜及び３層膜の側壁に残存形成させた第２のＣＶ
Ｄ酸化膜１０５をマスクとして、露出したシリコン基板
１を等方的プラズマエツチングにより、例えば、４００
０人程度０溝１０６を形成する。

続いて第１図（Ｃ）に示すように、３層膜側壁の第２の
ＣＶＤ酸化膜１０５及び露出している第１のパッド酸化
膜１０２を除去するが、この時第１のＣＶＤ酸化膜１０
４は残存させるよう制御する。この後熱酸化により、溝
内壁に第２のパッド酸化膜１０７（第５の膜）を５００
〜１５００人程度形成し、程度に全面に第２の窒化膜１
ｏ８（第６の膜）をＣＶＤにより５００〜１０００人程
度被着させ程度 次に第１図（Ｄ）に示すように、反応性イオンエッチ（
ＲＩＥ）を用いて開口部直下の第２の窒化膜１０８のエ
ツチングを行なうか、本方法ではマスクとなる第１、第
２の窒化膜よりなるアンダーカット状の「ひさしＪ　１
０９が３層膜側壁に形成した第２のＣＶＤ酸化膜１０５
の膜厚分短くなっているため、第２の窒化膜１０８は溝
底部のみならず側面の一部まて除去される。従って溝側
面に残存する第２の窒化膜１０８の長さを第２のＣＶＤ
酸化膜１０５の膜厚で、独立して制御することか可能と
なる。続いて、第１のＣＶＤ酸化膜１０４を除去する。

その後第１図（Ｅ）に示すように、第２のパッド酸化膜
１０７に沿って形成される側壁のバーズビークの伸びか
素子領域終端部１１２て停止するような条件で約１μｍ
の選択酸化を行なえば、側壁のバーズビーク形成部１１
１の酸化膜厚か厚くなり、同部分のシリコンエツチング
量を補償することによって凹部１１３の軽減されたほと
んど平坦な分離酸化膜形状を得ることかできる。

（発明の効果） 以上詳細に説明したように、本発明の製造方法によれば
、等方的シリコンエツチングで形成される第１の窒化膜
（第２の膜）からなるアンダーカット状の「ひさしＪの
長さを、３層膜側壁に形成する第２のＣＶＤ酸化膜（第
４の膜）厚によって制御するので、シリコン対窒化膜の
エツチング選択比を考慮することなく、溝側壁に形成さ
れる第２の窒化膜（第６の膜）の長さを短くかつ適切に
独立に制御することかでき、これによって溝側壁のバー
ズビーク形成部の酸化膜厚が厚くなるような選択酸化条
件で酸化することか可能となる。従って、溝側壁部分の
シリコンエツチング量を十分補償し、懸念されていた凹
部のほとんどないほぼ平坦な表面を得られる利点かある
。そして、溝側壁にバーズビークを形成するため、素子
領域内部へのバーズビークの発生を防止できる。

【図面の簡単な説明】

第１図は本発明の実施例の工程断面図、第２図は従来例
の工程断面図である。 １０１・・・シリコン基板、１０２・・・第１のパッド
酸化膜、１０３・・・第１の窒化膜、１０４・・・第１
のＣＶＤ酸化膜、１０５・・・第２のＣＶＤ酸化膜、１
０６・・・溝、１０７・・・第２のパッド酸化膜、１０
８・・・第２の窒化膜、１０９・・・ひさし、１１０・
・・分離酸化膜、１１１・・・バーズビークの形成部。 第１図（切２）

Claims (1)

【特許請求の範囲】
1. 　半導体基板の一主面上の選択された領域に酸化膜であ
   る第１の膜、窒化膜である第２の膜、酸化膜である第３
   の膜から成る３層膜を形成する工程と、前記３層膜の側
   壁に酸化膜である第４の膜を形成する工程と、露出して
   いる前記半導体基板に溝を設ける工程と、該溝に酸化膜
   である第５の膜を形成し、さらにその後前記溝側壁に窒
   化膜である第６の膜を選択的に形成する工程と、前記第
   ２及び第６の膜をマスクとして、前記半導体基板を選択
   酸化する工程とを有することを特徴とする半導体集積回
   路装置の製造方法。