JPH0464253A - 集積回路パツケージおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、集積回路（Ｉ　Ｃ）パッケージ及びＪＣパッ
ケージ製造方法に関するものである。Ａｌ４的には、本
発明は少なくとも１つの取り付けられた能動チップを有
する基板に直接付けられるキャップを含むＩＣパッケー
ジに関するものであり、キャップ、基板及びチップは全
て同じ物質で作られる。同じ物質を用いることで、キャ
ップ、基板及びチップ間の熱的不整合を除去する。

［従来の技術］ 超大規模集積回路（ＶＬＳＩ）に基づくコンピュータシ
ステムから最高の性能を引き出す際、パッケージングが
制限要因となってきている。パッケージングによる制限
は、２つの主な物理的制約、即ち冷却可能な最大出力密
度及びパッケージによって導かれる信号伝播の遅延から
生じる。

周知のパッケージング技術は、これらの問題を処理して
いる。−船釣なパッケージは、標準のメタラジ−で終る
ワイヤ配線を有するシリコン平面からなる。平面は、例
えばＣ４（はんだボール）結合機構等を用いて、論理チ
ップ及び記憶チップに結合することができる。シリコン
・オン・シリコンのパッケージを用いると当然、問題の
主原因であるチップ及び基板間の熱的不整合を除去でき
る。

従来、シリコン・オン・シリコン・パッケージの基本概
念を改良し、前述の物理的制約を処理しているパッケー
ジング方式が数多くある。例えば米国特許第４７４５４
５５号は、電力用半導体ウェーハのためのハーメチック
シールパッケージについて記載している。パッケージは
、電力用シリコンウェーハ〇熱膨張率とよく適合するよ
うに熱膨張率を選択したシリコン物質からなる。ウェー
ハは、各側面に第１及び第２のデバイス領域を有するシ
リコン物質の層からなる。導電性のキャップ及びベース
はそれぞれシリコン物質の層を含み、半導体の第１及び
第２の領域それぞれに電気的に接続して配置される。シ
リコン物質の絶縁性の側壁は、ウェーハを取り囲み、そ
のエツジからは間隔を空けられ、そしてパッケージをハ
ーメデックシールするためにキャップ泣びベースに結合
される。

この特許のパッケージは熱的整合を処理しているが、前
記のキャップ及びベース間の電気的絶縁破壊を避けるた
めに、パッケージは電気的不動態化剤を必要とする。ざ
らに、キャップ及びベース間のアーク放電を避けるため
にパッケージ内にアーク抑制剤を施す必要もある。

ざらにこの特許のパッケージは、例えば電力用半導体の
ような単一半導体構成部品を収納するために設計され、
ＶＬＳＩシステムの態様で用いられるマルチチップ・キ
ャリアのパッケージングには適ざない。

米国特許第４６１３８９１号は、前述の物理的制約を処
理する従来の試みの別の例である。この中で、能動側を
上にしてシリコンウェーハの底面に取り付けられる１つ
以上のシリコン集積回路チップのパッケージング機構が
記述されている。傾斜面を有する貫通孔を、それぞれ付
けられたチップの能動側の一部と整合させかつ一致させ
て基板内にウェットエツチングにより形成する。電気的
接点は、傾斜面上の導体パターンによってチップに施さ
れる。

この特許のパッケージは、単一パッケージ内にチップを
密に詰め込むことによって、信号伝播時間の制約を処理
しようとしている。

ざらに、集積回路チップの高密度バッキング、様々な温
度のパッケージ構成部品の熱的整合、様々なタイプのパ
ッケージシール、関連したエツチング技術等を与える従
来技術の例は、以下に見出せる。米国特許第３９３６３
２９号、第３７４２２３０号、第４７８１７７５号、第
４８０７０１９号、第４７０１４２４号、第４６９５８
７２号、第４６７０７７０号、第４６５０９２２号。

前述の物理的制約を解決しようとするチップキャリア及
びパッケージング技術を教示した技術文献も多数ある。

例えば、ＩＢＭ　　ＴＤＢ　　Ｖｏｌ。

１５、Ｎｏ、２．１９７２年７月号は、能動デバイス及
び受動デバイスを含む半導体チップがやはり能動デバイ
ス及び受動デバイスを含む半導体キャリア基板に取り付
けられる構造体を用いて物理的密度の制約を処理する比
較的はやい試みを記述している。

ざらに、マルチチップのモジュールのためのパッケージ
ングに関する従来技術の例が、ＩＢＭＴ　Ｄ　Ｂ　　Ｖ
ｏｌ、　２３、Ｎｏ、７Ａ、１９８０年１２月号に記述
されている。この中で、フリップ−チップ構造の形でシ
リコン基板上に複数のシリコンチップを取り付けている
。この参考文献の教示するプロセスは、ボール制限メタ
ラジ−（ｂａｌｌ−１ｉｍｉｔｉｎｇ　ｍｅｔａｌｌｕ
ｒｇｙ）によって大きな個性化チップ（又はウェーハ）
にＬＳＩチップを結合することを含む。シリコン基板は
、次にモジュールピンを有するセラミックモジュール基
板上に取り付けられる。

ざらに、Ｉ　ＢＭ　　ＴＤＢ　　Ｖｏｌ、　１　？、Ｎ
ｏ、３．１９７４年８月号は、シリコン・オン・シリコ
ンのプラスチックデュアルインラインモジュールを教示
している。モジュールは、チップと関連する結合パッド
上の応力を減らすことによってモジュールの信頼性を向
上させるために、パッケージの配線及びシリコンチップ
の間に配置されたシリコン中間層を利用する。

前述の参考特許及び参考文献によって例証されるような
チップパッケージングにおける進歩にもかかわらず、チ
ップ及び基板間の熱的不整合を避けて（これらの部品に
同じ半導体を用いることによる）、基板及びチップと同
じ物質で作られるハーメチック又はノンハーメチックの
シールキャップを含む概念を拡張するＩＣパッケージ又
はパッケージング方法は知られていない。そのような配
置にすると、熱的不整合を気にせず基板にキャップを直
接付けることができる。そのような配置にシールされた
キャップが、もしシリコン、Ｑ　ａ　Ａ　Ｓ　Ｎ又はＧ
ｅ半導体のような適切な物質で作られるなら、非常に効
果的にパッケージの熱を除去することができる。

従って、少なくとも１つの能動チップを上に有する基板
と、基板及びチップと同じ物質で作られるキャップの間
に形成されるハーメチック又はノンハーメチックのシー
ルをなすＩＣパッケージ及びパッケージ方法を提供する
ことが望まれる。そのようなパッケージは、キャップ、
基板及びチップの全てが同じ物質から製造されるので、
好ましい熱的整合性を示すであろう。

ざらに、コンパクトなＩＣパッケージを与えるために、
前述の熱的整合性を有するパッケージの厚ざを精密に制
御できることも望まれる。

さらに非常に小ざい許容公差を維持できるプロセスを用
いて所望のパッケージを製造できることも望まれる。

さらに、できればＶＬＳＩに基づくシステムで用いられ
るマルチチップ・キャリアを含み、電気的不動態化剤又
はアーク抑制剤の使用を必要とせず、前述の好ましい熱
的整合性を示すＩＣパツケージを有することが望まれる
。

［発明が解決しようとする課題］ 本発明の主な目的は、パッケージきれたシステムの性能
を高めるために、チップ、基板及びキャップの間の完全
な熱的整合を示すＩＣチップパッケージを提供すること
である。

本発明の別の目的は、基板及びチップと同じ物質で作ら
れ直接基板に付けられるキャップと、少なくとも１つの
能動チップを有する基板との間にハーメチック又はノン
ハーメチックのシールを形成できるＩＣパッケージ及び
関連したパッケージング方法を提供することである。

さらに本発明の別の目的は、パッケージが前述の熱的整
合性を示しかつパッケージに対する製造許容公差が精密
に制御でき保持できるＩＣパッケージ及び関連したパッ
ケージング方法を提供することである。

さらに本発明の別の目的は、前述の特性を示し電気的不
動態化剤及びアーク抑制剤もしくはそのいずれかの使用
を必要としないＩＣパッケージ及びパッケージング方法
を提供することである。

［課題を解決するための手段］ 本発明に従う構造体は、半導体基板、該基板に取り付け
られた少なくとも１つの半導体電子デバイス、該基板及
び該受なくとも１つの半導体電子デバイスに電気的接続
を与える手段、並びに該受なくとも１つのデバイスの上
に配置された半導体キャップを含み、該キャップは該基
板に直接付けられ、ざらに該基板、該受なくとも１つの
デバイス、及び該キャップは相互に熱的不整合が生しな
いように全て同じ半導体物質から形成される。

前記キャップは、少なくとも１つの半導体電子デバイス
の上に位置する少なくとも１つのくぼみを含む。キャッ
プは、異方性エツチング方法又はバイア放電加工を用い
て製造できる。固有の冷却能力を高めるために増やした
表面積を有する溝付きキャップばかりでなく、ハーメチ
ックシール及びノンハーメチックシールのキャップの両
方を提供する。

本発明の具体例に従うと、構造体はシリコン基板上に電
気的接続で取り付けられた少なくとも１つのシリコン集
積回路を含む。前記チップは、フリップチップ式に基板
に取り付けられ、複数のはんだボールによって基板と電
気的に接続される。

やはりシリコンで形成されるハーメチック又はノンハー
メチックのキャップは、チップの上に配置され、基板に
直接付けられる。パッケージ内に閉じ込められない基板
の露出した層によって、基板をパッケージの外側のデバ
イスに電気的に接続することができる。

本発明の別の具体例に従うと、キャップ内で溝をエツチ
ングして冷却表面積を増やすことによってキャップの冷
却能力を向上きせるためにフォトマスク方法を用いるこ
とができる。

また、本発明は、相互の熱的不整合をなくすために、半
導体基板、少なくとも１つの半導体電子デバイス及びパ
ッケージ用のキャップを全て同じ半導体の物質で形成し
、前記基板上に各デバイスを取り付け、前記少なくとも
１つの半導体電子デバイス及び前記基板に電気的接続を
形成し、前記少なくとも１つのデバイスに前記キャップ
をかぶせ、前記基板に前記キャップを直接付ける集積回
路パッケージ製造方法を提供する。

本発明は、特に大容量マルヂチツブ・キャリア・モジュ
ールに良く適合するＩＣパッケージ及びパッケージング
方法に持（軟がある。本発明によって与えられるパッケ
ージの平面基板及びシールキャップの間に熱的不整合は
ない。ざらに本発明の特徴として、電気的不動態化剤又
はアーク抑制剤の使用を必要としない。

［実施例コ 本発明の方法に従って製造される同し外部寸法の２つの
キャップがある。第１図は、９つの独立したくぼみを有
するシリコンキャップの図である。

このキャップの各くぼみは、１つのチップをシールする
ように設計されている。第２図は、シリコンで作られて
いるキャップの下の共通のくぼみ内に複数のチップを配
置することができるキャップを示す図である。

第１図及び第２図におけるシリコンキャップを製造する
ために、この分野では標準的な異方性エツチング方法を
用いることができる。シリコンをエツチングするに好ま
しい薬剤は、触媒作用を示すエチレンジアミン−ピロカ
テコール水溶液である。

あるいは、もし正確なドーピングレベルがシリコンにお
いて存在するなら、放電加工によって第１図及び第２図
におけるキャップのくぼみを形成することもできる。こ
の代わりの方法を用いるために、ドーピングされる物質
はスパークを十分支援するような導電性でなければなら
ないことは明らかであろう。

第１図及び第２図において、キャップは（１００）の面
方位で４７．７５ｍｍ　（１，８８インチ）角で１．２
７ｍｍ　（０，０５インチ）の厚さのシリコンウェーハ
から製造された。ウェーハを熱酸化きせ、くぼみのエツ
チングの際にエツチング障壁として作用する酸化物に窓
開けするためにフォトプロセスを実行した。

第１図におけるキャップ１００は、１３．１６ｆｆｉｍ
（０，５１８インチ）角で、０．６３５ｍｍ　（０゜０
２５イシチ）深さの９つのくぼみ１２５を有し、その周
囲にエツチングして形成した０、２５４ｍｍ（０，０１
０インチ）の輻、０．２０３ｍｍ　（０゜００８インチ
）の深ざの溝１１０を有する。第２図におけるキャップ
２００は、４５．０９＋ｎｍ　（１゜７７５インチ）角
で０．６３５ｍｍ　（０，０２５インチ）の深ざの１つ
のくぼみ２２５を有し、その周囲にエツチングした０、
２５４ｍｍ　（０，０１０インチ）ノ輻で０．２０３１
１１１（０，００８インチ）の深さの溝２１０を有する
。この溝及びくぼみの深さ及び輻は単なる例示にすぎず
、本発明の範囲を限定するものではない。

本発明の具体例に従うと、ノンハーメチックパッケージ
においてシール剤の溜池として作用させるために、溝を
エッチジグする。ハーメチックパッケージに対してはこ
の部分のエツチングを行なわないが、代わりに適切なメ
タラジ−例えばクロム、銅及び金などを有してはんだシ
ールを支持する。

所定の深さにエツチングした後、標準ウェーハダイシン
グ方法を用いて規定された寸法にウェーハをダイスし、
プレーナパッケージと一致するようにする。基板上にチ
ップを取り付けるために、フリップチップ構造を用いる
場合、キャップの包囲部分がチップ表面と平らになるよ
うに、くぼみ深さを設計し、非常にコンパクトなパッケ
ージを形成することができる。キャップをチップ表面と
平らにすることが望ましくない場合、例えばチップの能
動側がキャップに隣接する場合は、くぼみを若干深く設
計し、カバーされるチップの上端よりもキャップを若干
高くすることができる。

本発明の別の具体例はフォトマスク方法を使用して前記
くぼみを形成し、シリコンウェーハの反対側に開口部を
与え、キャップの裏の表面積を増やすために溝を形成す
る。このように表面積を増やすと、特にハーメチックの
キャップの冷却能力を向上きせる。

前記くぼみ及び溝を形成するエツチングは、同時に実行
できる。即ち、溝付きのキャップを製造するために追加
のプロセスを必要としない。

本明細書で記載されるプロセスを用いると、前述の薬剤
の濃度を変化きせることによって様々な膜厚のキャップ
を簡単に製造できる。キャップを製造するために前述の
フォトプロセスを用いると、小ざな製造許容公差を維持
できる。

基板上に取り付けられたチップ、基板及びキャップの間
には電位の差がないので、電気的不動態化剤又はアーク
抑制剤を必要としないことは注目すべきである。

シリコンキャップを有するシリコン・オン・シリコンパ
ッケージについて記述したが、本発明は、キャップ、チ
ップ及び基板がすべて同じ物質から製造される限り、任
意の半導体物質例えばＧａＡｓ、Ｇｅ等から形成された
パッケージを与える。

基板及びその上に取り付けられるチップ間に電気的接続
を与えるためにＣ４（はんだボール）結合機構を用いた
が、そね以外でも例えば、ワイヤボイディングにおける
ような個別ワイヤリングを使用することもできる。

また、本発明では、キャップを直接基板に取り付けるこ
とができるが、基板とキャップの端の間に半導体で作ら
れるスペーサを配置することもできる。このスペーサは
、半導体リングでも構わない。

［発明の効果］ 本発明は、チップ、基板及びキャップを全て同じ物質で
形成することによって、それらの間の熱的不整合を除去
することができる。

【図面の簡単な説明】

第１図は、本発明に従って製造される９つのチップをシ
ールするための９つのくぼみを有するキャップの図であ
る。 第２図は、本発明の別の具体例であり、キャップの下の
共通のくぼみに複数のチップを置くことができるキャッ
プの図である。 図面の？ｒＪ芭（内容に変更なし） 第１図

Claims (1)

1. 【特許請求の範囲】 １、（ａ）半導体基板と、 （ｂ）前記基板上に取り付けられる少なくとも１つの半
   導体電子デバイスと、 （ｃ）前記少なくとも１つの半導体電子デバイス及び前
   記基板に電気的接続を与える手段と、 （ｄ）前記少なくとも１つのデバイスの上に配置され前
   記基板に直接付けられる半導体キャップとを含み、 前記基板、前記少なくとも１つのデバイス及び前記キャ
   ップは相互間の熱的不整合をなくすために全て同じ物質
   で形成されることを特徴とする集積回路パッケージ。 ２、前記キャップが少なくとも１つの半導体電子デバイ
   スの上に配置することができる少なくとも１つのくぼみ
   を含む請求項１記載の集積回路パッケージ。 ３、前記キャップがさらに前記キャップ及び前記基板間
   のハーメチックシールの形成を容易にする手段を含む請
   求項２記載の集積回路パッケージ。 ４、ハーメチックシールが前記キャップ及び前記基板間
   に形成される請求項３記載の集積回路パッケージ。 ５、前記キャップがさらに前記キャップ及び前記基板間
   のノンハーメチックシールの形成を容易にするためにシ
   ール剤の溜池として働く手段を含む請求項２記載の集積
   回路パッケージ。 ６、ノンハーメチックシールが前記キャップ及び前記基
   板間に形成される請求項５記載の集積回路パッケージ。 ７、前記キャップがさらに放熱手段を含む請求項２記載
   の集積回路パッケージ。 ８、前記放熱手段がキャップ表面積を増やすための前記
   キャップ外部の溝構造を含む請求項７記載の集積回路パ
   ッケージ。 ９、前記半導体物質がシリコン、ＧａＡｓ又はＧｅから
   なる請求項１記載の集積回路パッケージ。 １０、前記半導体キャップが前記キャップ及び前記基板
   間に配置される手段によつて前記基板に間接的に付けら
   れかつ前記基板、前記少なくとも１つのデバイス、前記
   キャップ及び該手段が相互の熱的不整合をなくすために
   全て同じ半導体物質で形成される請求項１記載の集積回
   路パッケージ。 １１、前記キャップ及び前記基板間に配置される手段が
   半導体リングである請求項１０記載の集積回路パッケー
   ジ。 １２、（ａ）相互の熱的不整合をなくすために半導体基
   板、少なくとも１つの半導体電子デバイス及びパッケー
   ジ用のキャップを全て同じ半導体物質で形成する工程と
   、 （ｂ）前記基板上に各デバイスを取り付ける工程と、 （ｃ）前記少なくとも１つの半導体電子デバイス及び前
   記基板に電気的接続を形成する工程と、（ｄ）前記少な
   くとも１つのデバイスに前記キャップをかぶせる工程と
   、 （ｅ）前記基板に前記キャップを直接付ける工程とを含
   む集積回路パッケージ製造方法。 １３、前記キャップに少なくとも１つのくぼみを形成す
   る工程を含む請求項１２記載の集積回路パッケージ製造
   方法。 １４、前記少なくとも１つのくぼみを形成する工程を半
   導体ウェーハの異方性エッチングによつて実行する請求
   項１３記載の集積回路パッケージ製造方法。 １５、前記少なくとも１つのくぼみを形成する工程を半
   導体ウェーハの放電加工によつて実行する請求項１３記
   載の集積回路パッケージ製造方法。 １６、前記取り付け工程が前記基板上にフリップ−チッ
   プ構造で各デバイスを配置することを含む請求項１２記
   載の集積回路パッケージ製造方法。 １７、前記キャップ及び前記基板のハーメチックシール
   を容易にするための手段を前記キャップに形成する工程
   を含む請求項１３記載の集積回路パッケージ製造方法。 １８、前記キャップを前記基板にハーメチックシールす
   る工程を含む請求項１７記載の集積回路パッケージ製造
   方法。 １９、前記キャップ及び前記基板間のノンハーメチック
   シールを容易にするためにシール剤の溜池として働く手
   段を形成する工程を含む請求項１３記載の集積回路パッ
   ケージ製造方法。 ２０、前記キャップ及び前記基板間をノンハーメチック
   シールする工程を含む請求項１９記載の集積回路パッケ
   ージ製造方法。 ２１、前記キャップの放熱手段を形成する工程を含む請
   求項１３記載の集積回路パッケージ製造方法。 ２２、前記放熱手段を形成する工程がキャップ表面積を
   増加させる工程を含む請求項２１記載の集積回路パッケ
   ージ製造方法。 ２３、前記放熱手段及び前記少なくとも１つのくぼみが
   フォトマスク及び異方性エッチングプロセスを用いて同
   時に形成される請求項２１記載の集積回路パッケージ製
   造方法。 ２４、前記半導体物質がシリコン、ＧａＡｓ又はＧｅか
   らなる請求項１２記載の集積回路パッケージ製造方法。 ２５、同じ半導体物質から形成されかつ包囲される半導
   体基板及び該基板に取り付けられる少なくとも１つの半
   導体電子デバイスを含む集積回路パッケージ用キャップ
   の製造方法が、 （ａ）前記基板、各デバイス及び前記キャップの相互の
   熱的不整合をなくそうと前記基板及び各電子デバイスを
   包囲するのに用いたキャップと同じ物質から半導体ウェ
   ーハを製造するために半導体ウェーハを選択する工程と
   、 （ｂ）少なくとも１つの半導体デバイスを包囲するのに
   十分の深さを有する前記ウェーハ内に少なくとも１つの
   くぼみを与える工程とを含む集積回路パッケージ用キャ
   ップ製造方法。 ２６、前記ウェーハに少なくとも１つのくぼみを与える
   前記工程が、 （ａ）前記半導体ウェーハを酸化させる工程と、（ｂ）
   エッチング障壁として作用させるために酸化されたウェ
   ーハを窓開けするフォトプロセス工程と、 （ｃ）異方性エッチング方法を用いて前記ウェーハをエ
   ッチングする工程とを含む請求項２５記載の集積回路パ
   ッケージ用キャップ製造方法。 ２７、前記基板がキャップに直接取り付けやすくなるよ
   うに前記ウェーハを所定の寸法にダイシングする工程を
   含む請求項２６記載の集積回路パッケージ用キャップ製
   造方法。 ２８、前記基板に前記キャップをハーメチックシールし
   やすくする手段を前記キャップに形成する工程を含む請
   求項２５記載の集積回路パッケージ用キャップ製造方法
   。 ２９、シール剤の溜池として作用する手段を前記キャッ
   プに形成する工程を含む請求項２５記載の集積回路パッ
   ケージ用キャップ製造方法。 ３０、放熱手段を前記キャップの外部に形成する工程を
   含む請求項２５記載の集積回路パッケージ用キャップ製
   造方法。 ３１、フォトマスク及び異方性エッチングプロセスを組
   み合わせて用いて同時に前記放熱手段及び前記少なくと
   も１つのくぼみを形成する請求項３０記載の集積回路パ
   ッケージ用キャップ製造方法。 ３２、前記半導体物質がシリコン、ＧａＡｓ又はＧｅか
   らなる請求項２５記載の集積回路パッケージ用キャップ
   製造方法。