JPH0465546B2 - - Google Patents
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- JPH0465546B2 JPH0465546B2 JP55011021A JP1102180A JPH0465546B2 JP H0465546 B2 JPH0465546 B2 JP H0465546B2 JP 55011021 A JP55011021 A JP 55011021A JP 1102180 A JP1102180 A JP 1102180A JP H0465546 B2 JPH0465546 B2 JP H0465546B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs
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- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G19/00—Electric power supply circuits specially adapted for use in electronic time-pieces
- G04G19/02—Conversion or regulation of current or voltage
- G04G19/06—Regulation
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
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- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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- G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は同一導電型で、かつ異なるスレツシヨ
ールド電圧を有する２個以上のMOSFETを直列
に接続する事により、基準電圧を作る半導体装置
に関するものである。
ールド電圧を有する２個以上のMOSFETを直列
に接続する事により、基準電圧を作る半導体装置
に関するものである。
この発明の目的は、デイプレツシヨンタイプ
MOSFETの定電流性を利用して、その定電流で
動作するゲートとドレインを接続したMOSFET
に発生する電圧の整数倍を得る事である。
MOSFETの定電流性を利用して、その定電流で
動作するゲートとドレインを接続したMOSFET
に発生する電圧の整数倍を得る事である。
次に、本発明の回路形式，動作原理，特徴を具
体例と共に説明する。
体例と共に説明する。
第１図は、本発明の半導体装置の構成を示す。
基本的には、ブロツク２又はブロツク３の一方が
ソースとゲートを短絡したデイプレツシヨンタイ
プのMOSFETからなり、ブロツク２又はブロツ
ク３の他方はゲートとドレインを短絡した構成か
らなり、出力端子４に、ある一定の電圧を発生す
るものである。
基本的には、ブロツク２又はブロツク３の一方が
ソースとゲートを短絡したデイプレツシヨンタイ
プのMOSFETからなり、ブロツク２又はブロツ
ク３の他方はゲートとドレインを短絡した構成か
らなり、出力端子４に、ある一定の電圧を発生す
るものである。
ゲートとドレインを接続したものは、複数個直
列に接続する事が可能で、その場合には、出力端
子４にその倍数の電圧を発生する。第２図に一つ
の実施例を示す。
列に接続する事が可能で、その場合には、出力端
子４にその倍数の電圧を発生する。第２図に一つ
の実施例を示す。
ＮチヤネルMOSトランジスタ５は、ゲートと
ソースを接続してＰ基板をソースと同電位にした
デイプレツシヨンタイプであり、Ｎチヤンネル
MOSトランジスタ７はエンハンスメントタイプ
であり、ゲートとドレインとを接続すると共に、
Ｐ基板とソースをも接続する。Ｎチヤンネル
MOSトランジスタ５のゲートとＮチヤンネル
MOSトランジスタ７のゲートの接続点６は、Ｎ
チヤンネルMOSトランジスタ５のソースとＮチ
ヤンネルMOSトランジスタ７のドレインの接続
点８に接続する。この装置を互いに電位の異なる
電圧VDDの端子（高電圧供給端子）と電圧VSSの
端子（低電圧供給端子）との間に接続し、その中
間の接続点８に所定の電圧を発生させる事を目的
としている。その電圧は、電圧VDDの端子と電圧
VSSとの端子の間の電圧の変動に対しても、また
温度の変化に対しても変動の少ない事が要求され
る。この回路は、電圧VSSの端子に対して一定電
圧を発生する回路である。
ソースを接続してＰ基板をソースと同電位にした
デイプレツシヨンタイプであり、Ｎチヤンネル
MOSトランジスタ７はエンハンスメントタイプ
であり、ゲートとドレインとを接続すると共に、
Ｐ基板とソースをも接続する。Ｎチヤンネル
MOSトランジスタ５のゲートとＮチヤンネル
MOSトランジスタ７のゲートの接続点６は、Ｎ
チヤンネルMOSトランジスタ５のソースとＮチ
ヤンネルMOSトランジスタ７のドレインの接続
点８に接続する。この装置を互いに電位の異なる
電圧VDDの端子（高電圧供給端子）と電圧VSSの
端子（低電圧供給端子）との間に接続し、その中
間の接続点８に所定の電圧を発生させる事を目的
としている。その電圧は、電圧VDDの端子と電圧
VSSとの端子の間の電圧の変動に対しても、また
温度の変化に対しても変動の少ない事が要求され
る。この回路は、電圧VSSの端子に対して一定電
圧を発生する回路である。
第３図は、第２図の電流と電圧の関係を示す図
である。MOSトランジスターは飽和状態では(1)
式の関係になる。
である。MOSトランジスターは飽和状態では(1)
式の関係になる。
Ｉ＝Ｋ（VG−VT）2 ……(1)
Ｉ：ソースドレイン間に流れる電流
Ｋ：導電係数 VG：ソースゲート間電圧
VT：スレツシヨールド電圧
デイプレツシヨン型のＮチヤンネルMOSトラ
ンジスタ５のスレツシヨールド電圧をVT5とする
と、ＮチヤンネルMOSトランジスタ５とＮチヤ
ンネルMOSトランジスタ７のそれぞれの電流I5
とI7は(2)式と(3)式のようになる。
ンジスタ５のスレツシヨールド電圧をVT5とする
と、ＮチヤンネルMOSトランジスタ５とＮチヤ
ンネルMOSトランジスタ７のそれぞれの電流I5
とI7は(2)式と(3)式のようになる。
I5＝K5（VG5−VT5）2 ……(2)
ここで、VG5とK5はトランジスタ５のソースゲ
ート間電圧と導電係数である。
ート間電圧と導電係数である。
I7＝K7（VG7−VT7）2 ……(3)
ここで、VG7，K7とVT7はトランジスタ７のソ
ースゲート間電圧，導電係数とスレツシヨールド
電圧である。
ースゲート間電圧，導電係数とスレツシヨールド
電圧である。
I5＝I7，VG5＝０から求める一定なソースゲー
ト間電圧VG7は(4)式になる。
ト間電圧VG7は(4)式になる。
VG7＝−√K5／K7VT5＋VT7 ……(4)
第３図の直線ａはトランジスタ５の√−Ｖの
関係を表わし、直線ｂはトランジスタ７の√−
Ｖの関係を表わす。
関係を表わし、直線ｂはトランジスタ７の√−
Ｖの関係を表わす。
第３図の長さＣ−０はI5を表わすので、I7を表
わす長さｇ−ｆはI5に等しくなる。従つて(4)式の
VG7は、長さｃ−ｇに等しい長さ０−ｆの電圧を
表わす事になる。(4)式でK5＝K7の場合は VG7＝VT7−VT5 ……(5) (5)式は、第３図の長さｄ−０と長さ０−ｅで表
わされる大きさの電圧を加えたものになる。以上
は、本発明の動作原理の説明であるために、理想
的な状態として導電係数K5とK7とを等しいもの
として説明した。しかし、実際には製造上のばら
つきによりK5とK7とが厳密に等しくトランジス
タを得ることは不可能である。本発明の実際の動
作は、導電係数K5とK7とが近似的に等しい範囲
においても当然に成立するものである。
わす長さｇ−ｆはI5に等しくなる。従つて(4)式の
VG7は、長さｃ−ｇに等しい長さ０−ｆの電圧を
表わす事になる。(4)式でK5＝K7の場合は VG7＝VT7−VT5 ……(5) (5)式は、第３図の長さｄ−０と長さ０−ｅで表
わされる大きさの電圧を加えたものになる。以上
は、本発明の動作原理の説明であるために、理想
的な状態として導電係数K5とK7とを等しいもの
として説明した。しかし、実際には製造上のばら
つきによりK5とK7とが厳密に等しくトランジス
タを得ることは不可能である。本発明の実際の動
作は、導電係数K5とK7とが近似的に等しい範囲
においても当然に成立するものである。
また、第３図の点ｅは原理的には高の部分のみ
に適用されるものではない。しかし、低の部分の
適用を考えると、もう一方をもデイプレツシヨン
タイプとする必要がある。そうすると、製造過程
において、その分だけマスク数の増加、イオン注
入時間の新たな必要から、製品化のサイクルタイ
ムが長くなることになり、コスト高の原因にな
る。
に適用されるものではない。しかし、低の部分の
適用を考えると、もう一方をもデイプレツシヨン
タイプとする必要がある。そうすると、製造過程
において、その分だけマスク数の増加、イオン注
入時間の新たな必要から、製品化のサイクルタイ
ムが長くなることになり、コスト高の原因にな
る。
そのため、実用上不利であるから、本発明では
採用しない。K5＝K7の場合については、トラン
ジスタ５とトランジスタ７のスレツシヨールド電
圧のみをコントロールする事により所定の電圧が
得られるが、K5≠K7の場合は、(4)式による出力
電圧になる為に導電係数のコントロールも必要に
なる。電源電圧（VDD−VSS）の変動に対する出
力電圧であるソースゲート間電圧VG7の関係は、
トランジスタ５がMOSの飽和特性を持つソース
ドレイン間電圧以上の電圧を維持出来る電圧であ
れば、(4)式の関係になる。
採用しない。K5＝K7の場合については、トラン
ジスタ５とトランジスタ７のスレツシヨールド電
圧のみをコントロールする事により所定の電圧が
得られるが、K5≠K7の場合は、(4)式による出力
電圧になる為に導電係数のコントロールも必要に
なる。電源電圧（VDD−VSS）の変動に対する出
力電圧であるソースゲート間電圧VG7の関係は、
トランジスタ５がMOSの飽和特性を持つソース
ドレイン間電圧以上の電圧を維持出来る電圧であ
れば、(4)式の関係になる。
VDD−VSS≧VT7−2VT5 ……(6)
(6)式が所定の電圧を出力する為の電源電圧の範
囲を表わす。
囲を表わす。
次に、温度特性について本装置の特徴を説明す
る。
る。
MOSの温度特性は、一般にスレツシヨールド
電圧の温度特性と電荷移動度の温度特性による。
スレツシヨールド電圧の温度特性は、(1)式の
（VG−VT）の変化として表われる。第２図のトラ
ンジスタ５は、ゲートとソースを短絡している為
にVG＝０となるので、（VG−VT）＝−VT＝−VT5
になる。トランジスタ７は、K5＝K7の場合には
(5)式から（VG−VT）＝（VG7−VT）＝（VT7−VT5）−
VT7＝−VT5になり、トランジスタ５とトランジ
スタ７にとつては、(1)式の（VG−VT）の項は全
く同一条件になる。従つてスレツシヨールド電圧
の差による基板濃度差から生ずるスレツシヨール
ド電圧の温度特性の差しかなくなる為に極めて少
ない。次に電荷移動度については、トランジスタ
５とトランジスタ７でスレツシヨールド電圧が異
なる為に基板濃度が違う。基板濃度の差による電
荷移動度の温度特性の差が、出力電圧の温度によ
る変動として表われるが、その値は極めて少な
い。従つて発明の半導体装置の出力電圧の温度に
よる変動は極めて少ない。次に、これらのスレツ
シヨールド電圧の異なるトランジスタを製造する
方法について説明する。
電圧の温度特性と電荷移動度の温度特性による。
スレツシヨールド電圧の温度特性は、(1)式の
（VG−VT）の変化として表われる。第２図のトラ
ンジスタ５は、ゲートとソースを短絡している為
にVG＝０となるので、（VG−VT）＝−VT＝−VT5
になる。トランジスタ７は、K5＝K7の場合には
(5)式から（VG−VT）＝（VG7−VT）＝（VT7−VT5）−
VT7＝−VT5になり、トランジスタ５とトランジ
スタ７にとつては、(1)式の（VG−VT）の項は全
く同一条件になる。従つてスレツシヨールド電圧
の差による基板濃度差から生ずるスレツシヨール
ド電圧の温度特性の差しかなくなる為に極めて少
ない。次に電荷移動度については、トランジスタ
５とトランジスタ７でスレツシヨールド電圧が異
なる為に基板濃度が違う。基板濃度の差による電
荷移動度の温度特性の差が、出力電圧の温度によ
る変動として表われるが、その値は極めて少な
い。従つて発明の半導体装置の出力電圧の温度に
よる変動は極めて少ない。次に、これらのスレツ
シヨールド電圧の異なるトランジスタを製造する
方法について説明する。
第２図に示す例では、第一の方法として、Ｐ型
基板の濃度をトランジスタ５とトランジスタ７で
変える事により可能である。この場合、Ｐ基板を
作る為のイオン打ち込みの量を変えるのみでよ
く、新たな酸化工程を必要としないので、製造プ
ロセスに対する影響は極めて少ない。第二の方法
として、CMOSプロセスの場合に、Ｐチヤネル
のスレツシヨールド電圧をコントロールする為に
行なうゲートへのボロン打ち込みの工程を、Ｎチ
ヤンネルのトランジスタ７へも同時に打ち込み、
打ち込まないデイプレツシヨントランジスタ５と
のスレツシヨールドの差を作る方法である。この
方法では、工程を新たに追加する必要はなく、単
にＰチヤネルにイオン打ち込みをするマスクの変
更で製造する事が可能になる。第三の方法は、ト
ランジスタ５とトランジスタ７の両方にイオン打
ち込みを行ない、異なるスレツシヨールド電圧を
得る方法である。
基板の濃度をトランジスタ５とトランジスタ７で
変える事により可能である。この場合、Ｐ基板を
作る為のイオン打ち込みの量を変えるのみでよ
く、新たな酸化工程を必要としないので、製造プ
ロセスに対する影響は極めて少ない。第二の方法
として、CMOSプロセスの場合に、Ｐチヤネル
のスレツシヨールド電圧をコントロールする為に
行なうゲートへのボロン打ち込みの工程を、Ｎチ
ヤンネルのトランジスタ７へも同時に打ち込み、
打ち込まないデイプレツシヨントランジスタ５と
のスレツシヨールドの差を作る方法である。この
方法では、工程を新たに追加する必要はなく、単
にＰチヤネルにイオン打ち込みをするマスクの変
更で製造する事が可能になる。第三の方法は、ト
ランジスタ５とトランジスタ７の両方にイオン打
ち込みを行ない、異なるスレツシヨールド電圧を
得る方法である。
以上、それぞれの方法に温度特性，製造ばらつ
き等で特徴はあるが、何れの製造方法も、従来の
標準製造プロセスに大きな工程の追加なしに本装
置の製造が可能である。この装置の特徴を、従来
のものと比較する。
き等で特徴はあるが、何れの製造方法も、従来の
標準製造プロセスに大きな工程の追加なしに本装
置の製造が可能である。この装置の特徴を、従来
のものと比較する。
従来、MOS集積回路で使われていた定電圧回
路は第４図に示すように、MOSトランジスタ１
２の電流電圧特性を使い、負荷１０に流れる電流
に相当する電圧を出力端子１１に出力するもので
ある。従つて、電源電圧の変動により負荷が変動
すると、当然出力端子１１の出力も変動する。温
度による負荷の変動についても、補償する作用が
ない為に、精度を要する定電圧については使用が
困難であつた。それに比較して本発明の半導体装
置は、電源電圧の変動によるトランジスタ５の電
流変動はない。その為、トランジスタ７のソース
ドレイン間電圧も変動しないので、極めて良い定
電圧性が得られる。温度特性についても、トラン
ジスタ５とトランジスタ７が同一導電型であり、
同一極性の温度特性を持つ事から極めて少ない。
製造プロセスによるばらつきも、トランジスタ５
とトランジスタ７の導電係数を同一にするなら
ば、トランジスタ５とトランジスタ７のスレツシ
ヨールド電圧の差をコントロールするだけで所定
の電圧が得られるので、極めて製造しやすいもの
と言える。その他に、本装置は第５図に示すよう
に、容易にスレツシヨールド電圧の差の整数倍を
取り出す事が可能である。第５図において、トラ
ンジスタ１３は、デイプレツシヨンタイプのＮチ
ヤンネルMOSトランジスタで、１４〜１６は、
エンハンスメントタイプのＮチヤンネルMOSト
ランジスタである。また、１８〜２０は、定電圧
出力端子を示す。各ＮチヤンネルMOSトランジ
スタ１３〜１６のスレツシヨールド電圧をVT13〜
VT16とする。各ＮチヤンネルMOSトランジスタ
１３〜１６導電係数K13〜K16が全て等しいとし
た場合には、出力端子２０には（VT16−VT13）＋
VSS，出力端子１９には（VT16＋VT15−2VT13）＋
VSS，出力端子１８には（VT16＋VT15＋VT14−
3VT13）＋VSSが出力される。VT14＝VT15＝VT16の
場合には、出力端子１９と１８にはそれぞれ出力
端子２０の出力の２倍，３倍の電圧が出力され
る。
路は第４図に示すように、MOSトランジスタ１
２の電流電圧特性を使い、負荷１０に流れる電流
に相当する電圧を出力端子１１に出力するもので
ある。従つて、電源電圧の変動により負荷が変動
すると、当然出力端子１１の出力も変動する。温
度による負荷の変動についても、補償する作用が
ない為に、精度を要する定電圧については使用が
困難であつた。それに比較して本発明の半導体装
置は、電源電圧の変動によるトランジスタ５の電
流変動はない。その為、トランジスタ７のソース
ドレイン間電圧も変動しないので、極めて良い定
電圧性が得られる。温度特性についても、トラン
ジスタ５とトランジスタ７が同一導電型であり、
同一極性の温度特性を持つ事から極めて少ない。
製造プロセスによるばらつきも、トランジスタ５
とトランジスタ７の導電係数を同一にするなら
ば、トランジスタ５とトランジスタ７のスレツシ
ヨールド電圧の差をコントロールするだけで所定
の電圧が得られるので、極めて製造しやすいもの
と言える。その他に、本装置は第５図に示すよう
に、容易にスレツシヨールド電圧の差の整数倍を
取り出す事が可能である。第５図において、トラ
ンジスタ１３は、デイプレツシヨンタイプのＮチ
ヤンネルMOSトランジスタで、１４〜１６は、
エンハンスメントタイプのＮチヤンネルMOSト
ランジスタである。また、１８〜２０は、定電圧
出力端子を示す。各ＮチヤンネルMOSトランジ
スタ１３〜１６のスレツシヨールド電圧をVT13〜
VT16とする。各ＮチヤンネルMOSトランジスタ
１３〜１６導電係数K13〜K16が全て等しいとし
た場合には、出力端子２０には（VT16−VT13）＋
VSS，出力端子１９には（VT16＋VT15−2VT13）＋
VSS，出力端子１８には（VT16＋VT15＋VT14−
3VT13）＋VSSが出力される。VT14＝VT15＝VT16の
場合には、出力端子１９と１８にはそれぞれ出力
端子２０の出力の２倍，３倍の電圧が出力され
る。
以上、第２図と第５図は、Ｎチヤンネルトラン
ジスタを使い電圧VSSの端子からの定電圧出力を
得る例を示したが、接続を変更する事により第６
図と第７図に示すように、Ｎチヤネルを使つた電
圧VDDの端子からの定電圧出力を得る事も、同様
に可能である。電圧VDDの端子（高電圧供給端
子）と電圧VSSの端子（低電圧供給端子）との間
に接続可能なトランジスタの数は、各々のスレツ
シヨールド電圧の絶対値の和がVDD−VSS以下で
あれば、任意の数を選択出来る。又、第８図に示
すように、ゲートソースを短絡したデイプレツシ
ヨンタイプのＮチヤンネルMOSトランジスタ３
４を、電圧VDDの端子と電圧VSSの端子との間の
任意の位置に置く事により、電圧VDDの端子から
の定電圧と電圧VSSの端子からの定電圧を同時に
得る事も可能である。なお、３３，３５はエンハ
ンスメントタイプのＮチヤンネルMOSトランジ
スタであり、３７，３８は出力端子である。以
上、Ｎチヤネルによる本装置の構成について説明
したが、Ｐチヤネルによる構成も全く同様に可能
であり、その例を第９図〜第１３図に示す。第９
図において、４０はゲートとソースを接続したデ
イプレツシヨンタイプのＰチヤンネルMOSトラ
ンジスタで、４２は、ゲートとドレインを接続し
たエンハンスメントタイプのＰチヤンネルMOS
トランジスタである。そして、両トランジスタは
直列に接続されてその接続点に定電圧出力端子４
１が設けられている。
ジスタを使い電圧VSSの端子からの定電圧出力を
得る例を示したが、接続を変更する事により第６
図と第７図に示すように、Ｎチヤネルを使つた電
圧VDDの端子からの定電圧出力を得る事も、同様
に可能である。電圧VDDの端子（高電圧供給端
子）と電圧VSSの端子（低電圧供給端子）との間
に接続可能なトランジスタの数は、各々のスレツ
シヨールド電圧の絶対値の和がVDD−VSS以下で
あれば、任意の数を選択出来る。又、第８図に示
すように、ゲートソースを短絡したデイプレツシ
ヨンタイプのＮチヤンネルMOSトランジスタ３
４を、電圧VDDの端子と電圧VSSの端子との間の
任意の位置に置く事により、電圧VDDの端子から
の定電圧と電圧VSSの端子からの定電圧を同時に
得る事も可能である。なお、３３，３５はエンハ
ンスメントタイプのＮチヤンネルMOSトランジ
スタであり、３７，３８は出力端子である。以
上、Ｎチヤネルによる本装置の構成について説明
したが、Ｐチヤネルによる構成も全く同様に可能
であり、その例を第９図〜第１３図に示す。第９
図において、４０はゲートとソースを接続したデ
イプレツシヨンタイプのＰチヤンネルMOSトラ
ンジスタで、４２は、ゲートとドレインを接続し
たエンハンスメントタイプのＰチヤンネルMOS
トランジスタである。そして、両トランジスタは
直列に接続されてその接続点に定電圧出力端子４
１が設けられている。
第１０図において、４３は、ゲートとソースを
接続したデイプレツシヨンタイプのＰチヤンネル
MOSトランジスタで、４４〜４６は、ゲートと
ドレインを接続したエンハンスメントタイプのＰ
チヤンネルMOSトランジスタである。そして、
各トランジスタ４３，４４，４５，４６は図示す
るように直列に接続されて、それぞれの接続点に
は定電圧出力端子４８，４９，５０が設けられて
いる。
接続したデイプレツシヨンタイプのＰチヤンネル
MOSトランジスタで、４４〜４６は、ゲートと
ドレインを接続したエンハンスメントタイプのＰ
チヤンネルMOSトランジスタである。そして、
各トランジスタ４３，４４，４５，４６は図示す
るように直列に接続されて、それぞれの接続点に
は定電圧出力端子４８，４９，５０が設けられて
いる。
第１１図において、５４はゲートとソースを接
続したデイプレツシヨンタイプのＰチヤンネル
MOSトランジスタで、５２は、ゲートとドレイ
ンを接続したエンハンスメントタイプのＰチヤン
ネルMOSトランジスタである。そして、両トラ
ンジスタは直列に接続されてその接続点に定電圧
出力端子５３が設けられている。
続したデイプレツシヨンタイプのＰチヤンネル
MOSトランジスタで、５２は、ゲートとドレイ
ンを接続したエンハンスメントタイプのＰチヤン
ネルMOSトランジスタである。そして、両トラ
ンジスタは直列に接続されてその接続点に定電圧
出力端子５３が設けられている。
第１２図において、５８は、ゲートとソースを
接続したデイプレツシヨンタイプのＰチヤンネル
MOSトランジスタで、５５〜５７は、ゲートと
ドレインを接続したエンハンスメントタイプのＰ
チヤンネルMOSトランジスタである。そして、
各トランジスタ５５，５６，５７，５８は図示す
るように直列に接続されて、それぞれの接続点に
は定電圧出力端子６０，６１，６２が設けられて
いる。
接続したデイプレツシヨンタイプのＰチヤンネル
MOSトランジスタで、５５〜５７は、ゲートと
ドレインを接続したエンハンスメントタイプのＰ
チヤンネルMOSトランジスタである。そして、
各トランジスタ５５，５６，５７，５８は図示す
るように直列に接続されて、それぞれの接続点に
は定電圧出力端子６０，６１，６２が設けられて
いる。
第９〜１２図は、電圧VDDからの定電圧出力を
得る例を示したが、接続を変更することによつて
第１３図に示すように、Ｐチヤンネルを使つた電
圧VSSの端子からの定電圧を得ることができる。
得る例を示したが、接続を変更することによつて
第１３図に示すように、Ｐチヤンネルを使つた電
圧VSSの端子からの定電圧を得ることができる。
第１３図において、６５は、ゲートとソースを
接続したデイプレツシヨンタイプのＰチヤンネル
MOSトランジスタで、６４，６６は、ゲートと
ドレインを接続したエンハンスメントタイプのＰ
チヤンネルMOSトランジスタである。そして、
各トランジスタ６４，６５，６６は図示するよう
に直列に接続されて、それぞれの接続点には定電
圧出力端子６８，６９が設けられている。
接続したデイプレツシヨンタイプのＰチヤンネル
MOSトランジスタで、６４，６６は、ゲートと
ドレインを接続したエンハンスメントタイプのＰ
チヤンネルMOSトランジスタである。そして、
各トランジスタ６４，６５，６６は図示するよう
に直列に接続されて、それぞれの接続点には定電
圧出力端子６８，６９が設けられている。
本発明の半導体装置の特徴としては、従来プロ
セスの大幅な変更なしに容易に安定した定電圧出
力を得られる事、しかも電圧VDDの端子と電圧
VSSの端子のどちらを基準にしても定電圧出力を
得られ、かつ、単位電圧の整数倍が得られるとい
う極めて自由度の高い定電圧出力を提供するもの
である。又、定電圧を作る為に必要な電流につい
ても、各素子が直列に接続され、かつ電圧VDDの
端子と電圧VSSの端子との間に１本しか電流の流
れる通路が必要でない事から、極めて少ない電流
で実現できる。従つて、従来のように多くの電流
を流して安定化するタイプの定電圧源では実現で
きなかつた電池で動作する電子回路には、極めて
有利である。又、容易にモノリシツク化できる為
に、通常のMOS集積回路に内蔵する事が可能に
なる。消費電流についても、極めて少ない為に電
池容量に制限のある電子時計等に利用するなら
ば、極めてすばらしい効果を発揮するものと思わ
れる。製造面からも、安定したプロセス定数を利
用している事から、従来の抵抗，トランジスタ，
ダイオードで構成していた定電圧源，基準電圧
源，電圧検出回路に利用するならば、調整の費用
がかからず、温度特性の安定した消費電流の少な
い安価なものが本装置の採用により可能になる。
セスの大幅な変更なしに容易に安定した定電圧出
力を得られる事、しかも電圧VDDの端子と電圧
VSSの端子のどちらを基準にしても定電圧出力を
得られ、かつ、単位電圧の整数倍が得られるとい
う極めて自由度の高い定電圧出力を提供するもの
である。又、定電圧を作る為に必要な電流につい
ても、各素子が直列に接続され、かつ電圧VDDの
端子と電圧VSSの端子との間に１本しか電流の流
れる通路が必要でない事から、極めて少ない電流
で実現できる。従つて、従来のように多くの電流
を流して安定化するタイプの定電圧源では実現で
きなかつた電池で動作する電子回路には、極めて
有利である。又、容易にモノリシツク化できる為
に、通常のMOS集積回路に内蔵する事が可能に
なる。消費電流についても、極めて少ない為に電
池容量に制限のある電子時計等に利用するなら
ば、極めてすばらしい効果を発揮するものと思わ
れる。製造面からも、安定したプロセス定数を利
用している事から、従来の抵抗，トランジスタ，
ダイオードで構成していた定電圧源，基準電圧
源，電圧検出回路に利用するならば、調整の費用
がかからず、温度特性の安定した消費電流の少な
い安価なものが本装置の採用により可能になる。
第１図は本発明の半導体装置の基本構成図、第
２図，第５図，第６図，第７図と第８図は、Ｎチ
ヤネルを用いた種々の実施例を示す回路図であ
り、第９図，第１０図，第１１図，第１２図と第
１３図は、Ｐチヤンネルを用いた種々の実施例を
示す回路図であり、第３図は、第２図の半導体装
置の電流−電圧特性図であり、そして第４図は、
従来の半導体装置の回路例を示す図である。 ５，１３，２４，２８，３４……デイプレツシ
ヨンタイプＮチヤネルトランジスタ、７，１４，
１５，１６，２２，２５，２６，２７，３３，３
５……エンハンスメントタイプＮチヤネルトラン
ジスタ、４０，４３，５４，５８，６５……デイ
プレツシヨンタイプＰチヤネルトランジスタ、４
２，４４，４５，４６，５２，５５，５６，５
７，６４，６６……エンハンスメントタイプＰチ
ヤネルトランジスタ、８１８，１９，２０，２
３，２９，３０，３１，３７，３８，４８，４
９，５０，５３，６０，６１，６２，６８，６９
……定電圧出力端子。
２図，第５図，第６図，第７図と第８図は、Ｎチ
ヤネルを用いた種々の実施例を示す回路図であ
り、第９図，第１０図，第１１図，第１２図と第
１３図は、Ｐチヤンネルを用いた種々の実施例を
示す回路図であり、第３図は、第２図の半導体装
置の電流−電圧特性図であり、そして第４図は、
従来の半導体装置の回路例を示す図である。 ５，１３，２４，２８，３４……デイプレツシ
ヨンタイプＮチヤネルトランジスタ、７，１４，
１５，１６，２２，２５，２６，２７，３３，３
５……エンハンスメントタイプＮチヤネルトラン
ジスタ、４０，４３，５４，５８，６５……デイ
プレツシヨンタイプＰチヤネルトランジスタ、４
２，４４，４５，４６，５２，５５，５６，５
７，６４，６６……エンハンスメントタイプＰチ
ヤネルトランジスタ、８１８，１９，２０，２
３，２９，３０，３１，３７，３８，４８，４
９，５０，５３，６０，６１，６２，６８，６９
……定電圧出力端子。
Claims (1)
- 【特許請求の範囲】 １ 同一導電型で、かつ、導電係数をほぼ等しく
するデイプレツシヨンタイプのMOSトランジス
タとエンハンスメントタイプのMOSトランジス
タとをそれぞれ直列に接続し、 上記デイプレツシヨンタイプのMOSトランジ
スタのゲートとソースとを接続し、上記エンハン
スメントタイプのMOSトランジスタのゲートと
ドレインとを接続し、 高電圧供給端子を、上記デイプレツシヨンタイ
プのMOSトランジスタのドレインに設け、 低電圧供給端子を、上記エンハンスメントタイ
プのMOSトランジスタのソースに設け、 出力端子を上記両MOSトランジスタの接続点
に設けたことを特徴とする基準電圧用半導体装
置。 ２ 前記電圧供給端子の一方にゲートとドレイン
とを接続したエンハンスメントタイプのMOSト
ランジスタを少なくとも１個以上直列に接続した
ことを特徴とする特許請求の範囲第１項記載の基
準電圧用半導体装置。 ３ 同一導電型で、かつ、導電係数をほぼ等しく
するデイプレツシヨンタイプのMOSトランジス
タとエンハンスメントタイプのMOSトランジス
タとをそれぞれ直列に接続し、 上記デイプレツシヨンタイプのMOSトランジ
スタのゲートとソースとを接続し、上記エンハン
スメントタイプのMOSトランジスタのゲートと
ドレインとを接続し、 低電圧供給端子を、上記デイプレツシヨンタイ
プのMOSトランジスタのソースに設け、 高電圧供給端子を、上記エンハンスメントタイ
プのMOSトランジスタのドレインに設け、 出力端子を上記両MOSトランジスタの接続点
に設けたことを特徴とする基準電圧用半導体装
置。 ４ 前記電圧供給端子の一方にゲートとドレイン
とを接続したエンハンスメントタイプのMOSト
ランジスタを少なくとも１個以上直列に接続した
ことを特徴とする特許請求の範囲第３項記載の基
準電圧用半導体装置。 ５ 同一導電型で、かつ、導電係数をほぼ等しく
するデイプレツシヨンタイプのMOSトランジス
タとエンハンスメントタイプのMOSトランジス
タとをそれぞれ直列に接続し、 上記デイプレツシヨンタイプのMOSトランジ
スタのゲートとソースとを接続し、上記エンハン
スメントタイプのMOSトランジスタのゲートと
ドレインとを接続し、 高電圧供給端子を、上記デイプレツシヨンタイ
プのMOSトランジスタのソースに設け、 低電圧供給端子を、上記エンハンスメントタイ
プのMOSトランジスタのドレインに設け、 出力端子を上記両MOSトランジスタの接続点
に設けたことを特徴とする基準電圧用半導体装
置。 ６ 前記電圧供給端子の一方にゲートとドレイン
とを接続したエンハンスメントタイプのMOSト
ランジスタを少なくとも１個以上直列に接続した
ことを特徴とする特許請求の範囲第５項記載の基
準電圧用半導体装置。 ７ 同一導電型で、かつ、導電係数をほぼ等しく
するデイプレツシヨンタイプのMOSトランジス
タとエンハンスメントタイプのMOSトランジス
タとをそれぞれ直列に接続し、 上記デイプレツシヨンタイプのMOSトランジ
スタのゲートとソースとを接続し、上記エンハン
スメントタイプのMOSトランジスタのゲートと
ドレインとを接続し、 低電圧供給端子を、上記デイプレツシヨンタイ
プのMOSトランジスタのドレインに設け、 高電圧供給端子を、上記エンハンスメントタイ
プのMOSトランジスタのソースに設け、 出力端子を上記両MOSトランジスタの接続点
に設けたことを特徴とする基準電圧用半導体装
置。 ８ 前記電圧供給端子の一方にゲートとドレイン
とを接続したエンハンスメントタイプのMOSト
ランジスタを少なくとも１個以上直列に接続した
ことを特徴とする特許請求の範囲第７項記載の基
準電圧用半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102180A JPS56108258A (en) | 1980-02-01 | 1980-02-01 | Semiconductor device |
| US06/225,468 US4417263A (en) | 1980-02-01 | 1981-01-16 | Semiconductor device |
| CH63581A CH648453GA3 (ja) | 1980-02-01 | 1981-01-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102180A JPS56108258A (en) | 1980-02-01 | 1980-02-01 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56108258A JPS56108258A (en) | 1981-08-27 |
| JPH0465546B2 true JPH0465546B2 (ja) | 1992-10-20 |
Family
ID=11766445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1102180A Granted JPS56108258A (en) | 1980-02-01 | 1980-02-01 | Semiconductor device |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4417263A (ja) |
| JP (1) | JPS56108258A (ja) |
| CH (1) | CH648453GA3 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007066046A (ja) * | 2005-08-31 | 2007-03-15 | Ricoh Co Ltd | 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 |
| US7394209B2 (en) | 2004-02-11 | 2008-07-01 | 02 Micro International Limited | Liquid crystal display system with lamp feedback |
| WO2019069377A1 (ja) | 2017-10-03 | 2019-04-11 | 旭化成エレクトロニクス株式会社 | 不揮発性記憶素子およびそれを備えるアナログ回路 |
| US10446567B2 (en) | 2017-03-31 | 2019-10-15 | Asahi Kasei Microdevices Corporation | Nonvolatile storage element and reference voltage generation circuit |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1218845B (it) * | 1984-03-30 | 1990-04-24 | Ates Componenti Elettron | Circuito di interfaccia attenuatore di rumore per generatori di segnali di temporizzazione a due fasi non sovrapposte |
| US4730228A (en) * | 1986-03-21 | 1988-03-08 | Siemens Aktiengesellschaft | Overtemperature detection of power semiconductor components |
| KR940003406B1 (ko) * | 1991-06-12 | 1994-04-21 | 삼성전자 주식회사 | 내부 전원전압 발생회로 |
| JP3342730B2 (ja) * | 1993-03-17 | 2002-11-11 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| US6198337B1 (en) * | 1996-12-11 | 2001-03-06 | A & Cmos Communications Device Inc. | Semiconductor device for outputting a reference voltage, a crystal oscillator device comprising the same, and a method of producing the crystal oscillator device |
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| JP4194237B2 (ja) | 1999-12-28 | 2008-12-10 | 株式会社リコー | 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路 |
| US6552603B2 (en) | 2000-06-23 | 2003-04-22 | Ricoh Company Ltd. | Voltage reference generation circuit and power source incorporating such circuit |
| JP3717388B2 (ja) | 2000-09-27 | 2005-11-16 | 株式会社リコー | 基準電圧発生回路及びその出力値調整方法並びに電源装置 |
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| JP4691846B2 (ja) * | 2001-07-16 | 2011-06-01 | 富士電機システムズ株式会社 | Ｍｏｓ基準電圧回路およびその製造方法 |
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| JP4117780B2 (ja) * | 2002-01-29 | 2008-07-16 | セイコーインスツル株式会社 | 基準電圧回路および電子機器 |
| JP4150326B2 (ja) * | 2003-11-12 | 2008-09-17 | 株式会社リコー | 定電圧回路 |
| JP2006313438A (ja) * | 2005-05-06 | 2006-11-16 | Mitsumi Electric Co Ltd | 基準電圧生成回路 |
| JP4624890B2 (ja) * | 2005-09-05 | 2011-02-02 | 富士通セミコンダクター株式会社 | 回路設計方法及びシミュレーションシステム |
| US7659756B2 (en) * | 2005-09-29 | 2010-02-09 | Supertex, Inc. | MOSFET transistor amplifier with controlled output current |
| JP4716887B2 (ja) * | 2006-02-09 | 2011-07-06 | 株式会社リコー | 定電流回路 |
| JP5511166B2 (ja) * | 2008-09-10 | 2014-06-04 | セイコーインスツル株式会社 | 半導体装置 |
| JP5544421B2 (ja) * | 2009-06-26 | 2014-07-09 | ザ リージェンツ オブ ユニバーシティー オブ ミシガン | ２トランジスタ方式による基準電圧発生器 |
| JP5470128B2 (ja) * | 2010-03-26 | 2014-04-16 | ローム株式会社 | 定電圧回路、コンパレータおよびそれらを用いた電圧監視回路 |
| JP2012075049A (ja) * | 2010-09-29 | 2012-04-12 | Dainippon Printing Co Ltd | 論理否定型電子回路 |
| JP6205238B2 (ja) * | 2013-10-25 | 2017-09-27 | エスアイアイ・セミコンダクタ株式会社 | 基準電圧発生装置 |
| JP6215652B2 (ja) * | 2013-10-28 | 2017-10-18 | エスアイアイ・セミコンダクタ株式会社 | 基準電圧発生装置 |
| JP6384956B2 (ja) * | 2014-11-07 | 2018-09-05 | 富士電機株式会社 | 半導体回路装置 |
| JP7000187B2 (ja) * | 2018-02-08 | 2022-01-19 | エイブリック株式会社 | 基準電圧回路及び半導体装置 |
| EP4033664B1 (en) * | 2020-11-25 | 2024-01-10 | Changxin Memory Technologies, Inc. | Potential generation circuit, inverter, delay circuit, and logic gate circuit |
| EP4033661B1 (en) | 2020-11-25 | 2024-01-24 | Changxin Memory Technologies, Inc. | Control circuit and delay circuit |
| US11681313B2 (en) | 2020-11-25 | 2023-06-20 | Changxin Memory Technologies, Inc. | Voltage generating circuit, inverter, delay circuit, and logic gate circuit |
| EP4033312B1 (en) | 2020-11-25 | 2024-08-21 | Changxin Memory Technologies, Inc. | Control circuit and delay circuit |
| JP2024080058A (ja) * | 2022-12-01 | 2024-06-13 | ローム株式会社 | 電圧生成回路 |
| EP4435554A1 (en) * | 2023-03-24 | 2024-09-25 | Nexperia B.V. | Reference voltage circuit |
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| US4321484A (en) * | 1979-02-28 | 1982-03-23 | International Business Machines Corporation | Field effect transistor multivibrator |
| US4347476A (en) * | 1980-12-04 | 1982-08-31 | Rockwell International Corporation | Voltage-temperature insensitive on-chip reference voltage source compatible with VLSI manufacturing techniques |
-
1980
- 1980-02-01 JP JP1102180A patent/JPS56108258A/ja active Granted
-
1981
- 1981-01-16 US US06/225,468 patent/US4417263A/en not_active Expired - Lifetime
- 1981-01-30 CH CH63581A patent/CH648453GA3/fr unknown
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| WO2019069377A1 (ja) | 2017-10-03 | 2019-04-11 | 旭化成エレクトロニクス株式会社 | 不揮発性記憶素子およびそれを備えるアナログ回路 |
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| US12034083B2 (en) | 2017-10-03 | 2024-07-09 | Asahi Kasei Microdevices Corporation | Nonvolatile storage element and analog circuit provided with same |
Also Published As
| Publication number | Publication date |
|---|---|
| US4417263A (en) | 1983-11-22 |
| CH648453GA3 (ja) | 1985-03-29 |
| JPS56108258A (en) | 1981-08-27 |
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