JPH0466104B2 - - Google Patents
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- JPH0466104B2 JPH0466104B2 JP60098090A JP9809085A JPH0466104B2 JP H0466104 B2 JPH0466104 B2 JP H0466104B2 JP 60098090 A JP60098090 A JP 60098090A JP 9809085 A JP9809085 A JP 9809085A JP H0466104 B2 JPH0466104 B2 JP H0466104B2
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- Japan
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- film
- thin film
- isolation trench
- polycrystalline
- semiconductor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に関するもの
である。
である。
（従来の技術）
半導体集積回路（VLSI）が高密度化、低消費
電力化されるのに伴ない、微細なパターンを有す
るCMOS LSIが増加している。従来CMOS LSI
において、異なるチヤンネル間を電気的に分離す
るために、厚いSiO2膜を形成しているが、より
高密度化を図るためチヤンネル間を絶縁体または
半導体を埋め込んだ溝によつて電気的に分離する
方法（溝分離法と呼ぶ）が提案、実施されてい
る。
電力化されるのに伴ない、微細なパターンを有す
るCMOS LSIが増加している。従来CMOS LSI
において、異なるチヤンネル間を電気的に分離す
るために、厚いSiO2膜を形成しているが、より
高密度化を図るためチヤンネル間を絶縁体または
半導体を埋め込んだ溝によつて電気的に分離する
方法（溝分離法と呼ぶ）が提案、実施されてい
る。
第２図はCMOS LSIの部分断面図である。同
図においてSi基板１の表面にSiO2膜２、Si3N4膜
３、CVD SiO2膜４を形成したのち、写真蝕刻法
を用いて、CVD SiO2膜４のパターンを形成し、
CVD SiO2膜４をマスクにしてSi3N4膜３、SiO2
膜２とSi基板１を方向性の強い反応性イオンエツ
チング法（RIE法）で選択的にエツチングし、
ｐ，ｎ両チヤンネルの境界に深い溝５（以下分離
溝と呼ぶ）を形成する（第２図ａ）。
図においてSi基板１の表面にSiO2膜２、Si3N4膜
３、CVD SiO2膜４を形成したのち、写真蝕刻法
を用いて、CVD SiO2膜４のパターンを形成し、
CVD SiO2膜４をマスクにしてSi3N4膜３、SiO2
膜２とSi基板１を方向性の強い反応性イオンエツ
チング法（RIE法）で選択的にエツチングし、
ｐ，ｎ両チヤンネルの境界に深い溝５（以下分離
溝と呼ぶ）を形成する（第２図ａ）。
CVD SiO2膜４を除去し、溝５の内壁に熱酸化
によりSiO2膜６を形成する。多結晶Si膜７を堆
積し、感光性樹脂を回転塗布すると分離溝５上の
凹部が緩和されてほぼ平坦な感光性樹脂表面が得
られ、感光性樹脂と多結晶Si膜７のエツチング速
度がほぼ等しい条件で全面をエツチングする（エ
ツチバツク法）ことによりSi基板１中の分離溝５
中にだけ多結晶Si膜７を残す（第２図ｂ）。
によりSiO2膜６を形成する。多結晶Si膜７を堆
積し、感光性樹脂を回転塗布すると分離溝５上の
凹部が緩和されてほぼ平坦な感光性樹脂表面が得
られ、感光性樹脂と多結晶Si膜７のエツチング速
度がほぼ等しい条件で全面をエツチングする（エ
ツチバツク法）ことによりSi基板１中の分離溝５
中にだけ多結晶Si膜７を残す（第２図ｂ）。
多結晶Si膜７の表面にSiO2膜を形成したのち、
ｐチヤンネル側にｐイオンを注入し、熱処理を施
すことにより、ｎ型のウエル（ｎウエル）８を形
成し、その後は従来の方法でフイールドSiO2膜
９、ゲートSiO2膜１０を形成し、ゲート電極１
１、ｐ，ｎチヤンネルのソースまたはドレイン１
２ｐ，１２ｎ、層間絶縁膜１３を形成し、コンタ
クト窓を開口してAl配線１４を形成する（第２
図ｃ）。
ｐチヤンネル側にｐイオンを注入し、熱処理を施
すことにより、ｎ型のウエル（ｎウエル）８を形
成し、その後は従来の方法でフイールドSiO2膜
９、ゲートSiO2膜１０を形成し、ゲート電極１
１、ｐ，ｎチヤンネルのソースまたはドレイン１
２ｐ，１２ｎ、層間絶縁膜１３を形成し、コンタ
クト窓を開口してAl配線１４を形成する（第２
図ｃ）。
このようにして多結晶Si膜７が埋込まれた分離
溝５は、ｎウエル８形成時にｎ型不純物であるＰ
が横方向に拡散するのを阻止することができるた
め、ｐ，ｎ両チヤンネル間を狭い幅で電気的に分
離することができる。またｎウエル８形成時の高
温かつ長時間の熱処理中も分離溝５中の多結晶Si
膜７はSi基板１と熱処理膨張係数などの特性が同
等であるため熱歪が入ることがない。
溝５は、ｎウエル８形成時にｎ型不純物であるＰ
が横方向に拡散するのを阻止することができるた
め、ｐ，ｎ両チヤンネル間を狭い幅で電気的に分
離することができる。またｎウエル８形成時の高
温かつ長時間の熱処理中も分離溝５中の多結晶Si
膜７はSi基板１と熱処理膨張係数などの特性が同
等であるため熱歪が入ることがない。
（発明が解決しようとする問題点）
上記構成において、分離溝５を形成するための
Siエツチング時にエツチングガスのイオン衝撃に
より分離溝５の周辺に生じた欠陥により、また分
離溝５の内壁に熱酸化によりSiO2膜６を形成す
る際に、ｐ型Si基板１中のＢ（ボロン）がSiO2膜
６中に取り込まれるため分離溝５近傍のSi基板の
不純物濃度が低下することによつてリーク電流を
生じやすくなる。この分離溝５近傍のリークのう
ちでｐ型Si基板１中のリーク電流、すなわちｎ型
拡散層であるｎチヤンネルトランジスタのソース
またはドレイン１２ｎとｐ型Si基板１との間に流
れるリーク電流が、ｐチヤンネルトランジスタの
ソースまたはドレイン１２ｐとｎウエル８間のリ
ーク電流より大きいことからｐ型Si基板１の不純
物濃度低下がこのリーク電流の大きな要因である
ことがわかる。従つてリーク電流を減少させるた
めには分離溝５近傍のｎチヤンネル側の不純物濃
度を大きくする必要があるが、幅の狭い（たとえ
ば幅1μm）分離溝の側壁を構成するｎチヤンネル
側のSi基板だけにｐチヤンネル側の不純物濃度に
影響を及ぼすことなくｐ型不純物であるＢを添加
するのが困難である。
Siエツチング時にエツチングガスのイオン衝撃に
より分離溝５の周辺に生じた欠陥により、また分
離溝５の内壁に熱酸化によりSiO2膜６を形成す
る際に、ｐ型Si基板１中のＢ（ボロン）がSiO2膜
６中に取り込まれるため分離溝５近傍のSi基板の
不純物濃度が低下することによつてリーク電流を
生じやすくなる。この分離溝５近傍のリークのう
ちでｐ型Si基板１中のリーク電流、すなわちｎ型
拡散層であるｎチヤンネルトランジスタのソース
またはドレイン１２ｎとｐ型Si基板１との間に流
れるリーク電流が、ｐチヤンネルトランジスタの
ソースまたはドレイン１２ｐとｎウエル８間のリ
ーク電流より大きいことからｐ型Si基板１の不純
物濃度低下がこのリーク電流の大きな要因である
ことがわかる。従つてリーク電流を減少させるた
めには分離溝５近傍のｎチヤンネル側の不純物濃
度を大きくする必要があるが、幅の狭い（たとえ
ば幅1μm）分離溝の側壁を構成するｎチヤンネル
側のSi基板だけにｐチヤンネル側の不純物濃度に
影響を及ぼすことなくｐ型不純物であるＢを添加
するのが困難である。
本発明の目的は分離溝側壁からｎチヤンネル側
のSi基板にだけｐ型不純物であるＢを添加する方
法を提供することである。
のSi基板にだけｐ型不純物であるＢを添加する方
法を提供することである。
（問題点を解決するための手段）
本発明の半導体装置の製造方法は、表面に絶縁
膜と膜中の不純物拡散の大きな薄膜とが形成され
た半導体基板の所定領域に、前記薄膜と絶縁膜お
よび半導体基板を順次選択的にエツチングして分
離溝を形成する工程、膜中の不純物拡散の大きな
薄膜を形成する工程、方向性エツチングを用いて
前記分離溝底部の薄膜をエツチング除去する工
程、前記分離溝により分けられた一方の領域の半
導体基板表面にある薄膜に不純物を添加する工
程、熱処理を施すことにより、前記薄膜に添加さ
れた不純物を拡散させて、分離溝側壁上の薄膜に
まで達せしめ、さらに分離溝の一方の側壁をなす
半導体基板中に添加する工程を有するものであ
る。
膜と膜中の不純物拡散の大きな薄膜とが形成され
た半導体基板の所定領域に、前記薄膜と絶縁膜お
よび半導体基板を順次選択的にエツチングして分
離溝を形成する工程、膜中の不純物拡散の大きな
薄膜を形成する工程、方向性エツチングを用いて
前記分離溝底部の薄膜をエツチング除去する工
程、前記分離溝により分けられた一方の領域の半
導体基板表面にある薄膜に不純物を添加する工
程、熱処理を施すことにより、前記薄膜に添加さ
れた不純物を拡散させて、分離溝側壁上の薄膜に
まで達せしめ、さらに分離溝の一方の側壁をなす
半導体基板中に添加する工程を有するものであ
る。
また、薄膜が多結晶半導体膜あるいは非晶質半
導体膜であるものである。
導体膜であるものである。
さらに、薄膜が高融点金属と半導体との化合物
膜であるものである。
膜であるものである。
（作用）
本発明の製造方法では、半導体基板に形成され
た分離溝側壁のSi基板表面から半導体基板表面の
絶縁膜上にまで延在する薄膜の、分離溝によつて
分けられた一方の領域にだけ不純物を添加する
が、これは半導体基板表面の薄膜内に、たとえば
イオン注入法等の手段を用いて行ない、分離溝側
壁上の薄膜にイオン注入等で不純物を添加する必
要はない。その後に熱処理を施すことによつて、
添加された不純物は薄膜内を拡散して分離溝側壁
上の薄膜にまで達し、さらに薄膜と接するSi基板
中にも拡散される。
た分離溝側壁のSi基板表面から半導体基板表面の
絶縁膜上にまで延在する薄膜の、分離溝によつて
分けられた一方の領域にだけ不純物を添加する
が、これは半導体基板表面の薄膜内に、たとえば
イオン注入法等の手段を用いて行ない、分離溝側
壁上の薄膜にイオン注入等で不純物を添加する必
要はない。その後に熱処理を施すことによつて、
添加された不純物は薄膜内を拡散して分離溝側壁
上の薄膜にまで達し、さらに薄膜と接するSi基板
中にも拡散される。
しかし、分離溝底面の薄膜は既に除去されてい
るので、分離溝側壁上の薄膜に達した不純物は分
離溝底面下の半導体基板にまで達することなく、
不純物が添加されていない他方の領域の分離溝側
壁上の薄膜あるいは半導体基板にも達することが
ない。
るので、分離溝側壁上の薄膜に達した不純物は分
離溝底面下の半導体基板にまで達することなく、
不純物が添加されていない他方の領域の分離溝側
壁上の薄膜あるいは半導体基板にも達することが
ない。
したがつて、分離溝の他方の側面をなす半導体
基板中の不純物濃度に影響をおよぼさずに一方の
側壁をなす半導体基板にだけ不純物を添加するこ
とができる。
基板中の不純物濃度に影響をおよぼさずに一方の
側壁をなす半導体基板にだけ不純物を添加するこ
とができる。
また半導体基板の表面は絶縁膜上に薄膜が形成
されているため、薄膜中に添加された不純物は絶
縁膜で阻止されて、半導体表面に達することはな
い。
されているため、薄膜中に添加された不純物は絶
縁膜で阻止されて、半導体表面に達することはな
い。
（実施例）
本発明の実施例を第１図に基づいて説明する。
同図において従来例の第２図の部分と同じものに
ついては同一符号を付し、その説明を省略する。
同図において従来例の第２図の部分と同じものに
ついては同一符号を付し、その説明を省略する。
第１図ａにおいて、ｐ型Si基板１の表面におの
おのの厚さが0.05μm，0.2μmのSiO2膜２、多結晶
Si膜１６を形成し、その上にCVD SiO2膜４を形
成したのち、CVD SiO2膜４をマスクにして多結
晶Si膜１６、およびｐ型Si基板１をRIE法でエツ
チングし、ほぼ垂直な側壁を有する幅1μm、深さ
4μmの分離溝５を形成する。エツチングのマスク
として用いたCVD SiO2膜４を除去したのち厚さ
0.01μmの多結晶Si膜１７を形成する。
おのの厚さが0.05μm，0.2μmのSiO2膜２、多結晶
Si膜１６を形成し、その上にCVD SiO2膜４を形
成したのち、CVD SiO2膜４をマスクにして多結
晶Si膜１６、およびｐ型Si基板１をRIE法でエツ
チングし、ほぼ垂直な側壁を有する幅1μm、深さ
4μmの分離溝５を形成する。エツチングのマスク
として用いたCVD SiO2膜４を除去したのち厚さ
0.01μmの多結晶Si膜１７を形成する。
次に、第１図ｂにおいて、RIE法などの方向性
エツチング法によつて、多結晶Si膜１７をエツチ
ングして分離溝５底部の多結晶Si膜１７を除去す
る。このときｐ型Si基板１表面上の多結晶Si膜１
７も除去されるが、その下には多結晶Si膜１６が
残つている。厚さ0.1μmのCVD SiO2膜１８を形
成したのち、厚さ0.5μmの多結晶Si膜を形成し、
回転塗布によつて1.5μmの厚さの感光性樹脂膜を
形成し、従来の方法と同様のエツチングバツク法
を用いて分離溝５内にだけ多結晶Si膜７を残す。
エツチング法によつて、多結晶Si膜１７をエツチ
ングして分離溝５底部の多結晶Si膜１７を除去す
る。このときｐ型Si基板１表面上の多結晶Si膜１
７も除去されるが、その下には多結晶Si膜１６が
残つている。厚さ0.1μmのCVD SiO2膜１８を形
成したのち、厚さ0.5μmの多結晶Si膜を形成し、
回転塗布によつて1.5μmの厚さの感光性樹脂膜を
形成し、従来の方法と同様のエツチングバツク法
を用いて分離溝５内にだけ多結晶Si膜７を残す。
次に第１図ｃにおいて、ｐチヤンネル領域以外
の領域に感光性樹脂膜を形成し、ｐチヤンネル領
域のCVD SiO2膜１８、多結晶Si膜１６を除去し
たのち、ｐイオンを注入し、感光性樹脂膜を除去
してから、1150℃で８時間熱処理を施すことによ
つてｎウエル８を形成する。
の領域に感光性樹脂膜を形成し、ｐチヤンネル領
域のCVD SiO2膜１８、多結晶Si膜１６を除去し
たのち、ｐイオンを注入し、感光性樹脂膜を除去
してから、1150℃で８時間熱処理を施すことによ
つてｎウエル８を形成する。
次に第１図ｄにおいて、残つたCVD SiO2膜１
８を除去したのち、ｐチヤンネル領域以外の領域
に感光性樹脂膜を形成し、25Kevのエネルギーの
Ｂイオンを多結晶Si膜１６内に注入する。
８を除去したのち、ｐチヤンネル領域以外の領域
に感光性樹脂膜を形成し、25Kevのエネルギーの
Ｂイオンを多結晶Si膜１６内に注入する。
感光性樹脂膜を除去したのち、1000℃で熱処理
を施すと多結晶Si膜１６中に注入添加されたＢは
多結晶Si膜１６中を拡散して分離溝５側壁上の多
結晶Si膜１７に達し、分離溝５側壁をなすｐ型Si
基板１中に拡散することによつて分離溝５に近傍
した高不純物濃度領域１９が形成される。
を施すと多結晶Si膜１６中に注入添加されたＢは
多結晶Si膜１６中を拡散して分離溝５側壁上の多
結晶Si膜１７に達し、分離溝５側壁をなすｐ型Si
基板１中に拡散することによつて分離溝５に近傍
した高不純物濃度領域１９が形成される。
次に第１図ｅにおいて、多結晶Si膜１６を除去
したのちは、従来の工程と同様にして、フイール
ドSiO2膜９、ゲートSiO2膜１０、ゲート電極１
１、ソース、ドレイン１２を形成し、CVD法で
形成した層間絶縁膜１３にコンタクト窓を開口し
てからAl配線１４を形成する。
したのちは、従来の工程と同様にして、フイール
ドSiO2膜９、ゲートSiO2膜１０、ゲート電極１
１、ソース、ドレイン１２を形成し、CVD法で
形成した層間絶縁膜１３にコンタクト窓を開口し
てからAl配線１４を形成する。
本実施例においては、膜中の不純物係数が大き
な薄膜として、多結晶Si膜を選び、ｐ，ｎ両チヤ
ンネルを分離する分離溝のｎチヤンネル領域の側
壁をなすｐ型Si基板にＢを添加して不純物濃度を
高めており、この多結晶Si膜を分離溝内に埋め込
んでいる。しかし高融点金属シリサイド膜、たと
えばWSi2中の不純物拡散係数が高温の熱処理で
は非常に大きいことが知られており、上記実施例
の多結晶Si膜にかえて高融点金属シリサイド膜を
用いてもよく、また薄膜中を拡散した不純物を分
離溝側壁をなすSi基板に添加したのちは、この薄
膜を除去しても良い。
な薄膜として、多結晶Si膜を選び、ｐ，ｎ両チヤ
ンネルを分離する分離溝のｎチヤンネル領域の側
壁をなすｐ型Si基板にＢを添加して不純物濃度を
高めており、この多結晶Si膜を分離溝内に埋め込
んでいる。しかし高融点金属シリサイド膜、たと
えばWSi2中の不純物拡散係数が高温の熱処理で
は非常に大きいことが知られており、上記実施例
の多結晶Si膜にかえて高融点金属シリサイド膜を
用いてもよく、また薄膜中を拡散した不純物を分
離溝側壁をなすSi基板に添加したのちは、この薄
膜を除去しても良い。
また本実施例のように分離溝に多結晶Si膜を埋
め込むかわりにCVD SiO2膜にような絶縁膜を埋
め込む場合にも本発明を用いることができる。
め込むかわりにCVD SiO2膜にような絶縁膜を埋
め込む場合にも本発明を用いることができる。
（発明の効果）
本発明によれば、ｐ，ｎ両チヤンネル間を幅の
狭い分離溝によつて電気的に分離することで高密
度なCMOS LSIを実現しようとするとき本発明
の製造方法を用いることによつてｐチヤンネル側
の不純物濃度、したがつてｐチヤンネルトランジ
スタの電気的特性に影響を及ぼすことなく、ｎチ
ヤンネル側の分離溝側壁をなすSi基板の不純物濃
度を高めることによつて、分離溝の形成で生ずる
リーク電流を抑制することができ、消費電力の少
ない、本来の特性を生かした高密度CMOS LSI
の製造を容易にすることができる効果がある。
狭い分離溝によつて電気的に分離することで高密
度なCMOS LSIを実現しようとするとき本発明
の製造方法を用いることによつてｐチヤンネル側
の不純物濃度、したがつてｐチヤンネルトランジ
スタの電気的特性に影響を及ぼすことなく、ｎチ
ヤンネル側の分離溝側壁をなすSi基板の不純物濃
度を高めることによつて、分離溝の形成で生ずる
リーク電流を抑制することができ、消費電力の少
ない、本来の特性を生かした高密度CMOS LSI
の製造を容易にすることができる効果がある。
第１図ａないしｅは本発明の一実施例による半
導体装置の製造方法の工程を示す断面図、第２図
ａないしｃは同従来方法の工程を示す断面図であ
る。 １……ｐ型Si基板、２，６……SiO2膜、３…
…Si3N4膜、４……CVD SiO2膜、５……分離溝、
７……多結晶Si膜、８……ｎウエル、９……フイ
ールドSiO2膜、１０……ゲートSiO2膜、１１…
…ゲート電極、１２，１２ｐ，１２ｎ……ソース
またはドレイン、１３……層間絶縁膜、１４……
Al配線、１５……高不純物濃度領域、１６，１
７……多結晶Si膜、１８……CVD SiO2膜、１９
……不純物濃度領域。
導体装置の製造方法の工程を示す断面図、第２図
ａないしｃは同従来方法の工程を示す断面図であ
る。 １……ｐ型Si基板、２，６……SiO2膜、３…
…Si3N4膜、４……CVD SiO2膜、５……分離溝、
７……多結晶Si膜、８……ｎウエル、９……フイ
ールドSiO2膜、１０……ゲートSiO2膜、１１…
…ゲート電極、１２，１２ｐ，１２ｎ……ソース
またはドレイン、１３……層間絶縁膜、１４……
Al配線、１５……高不純物濃度領域、１６，１
７……多結晶Si膜、１８……CVD SiO2膜、１９
……不純物濃度領域。
Claims (1)
- 【特許請求の範囲】 １ 表面に絶縁膜と膜中の不純物拡散の大なる第
１の薄膜とが形成された半導体基板の所定領域
に、前記第１の薄膜と前記絶縁膜および前記半導
体基板を順次選択的にエツチングして分離溝を形
成する工程、膜中の不純物拡散の大なる第２の薄
膜を形成する工程、方向性エツチング法を用い
て、前記分離溝底部の前記第２の薄膜をエツチン
グ除去する工程、前記分離溝により分けられた一
方の領域の半導体基板表面にある前記第１の薄膜
に不純物を添加する工程、熱処理を施すことによ
り、前記薄膜に添加された不純物を拡散させて前
記分離溝側壁上の前記第２の薄膜にまで達せし
め、さらに前記分離溝の一方の側壁をなす半導体
基板中に添加する工程を有することを特徴とする
半導体装置の製造方法。 ２ 第１、第２の薄膜が多結晶半導体膜あるいは
非晶質半導体膜であることを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。 ３ 第１、第２の薄膜が高融点金属と半導体との
化合物膜であることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098090A JPS61256740A (ja) | 1985-05-10 | 1985-05-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098090A JPS61256740A (ja) | 1985-05-10 | 1985-05-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61256740A JPS61256740A (ja) | 1986-11-14 |
| JPH0466104B2 true JPH0466104B2 (ja) | 1992-10-22 |
Family
ID=14210642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60098090A Granted JPS61256740A (ja) | 1985-05-10 | 1985-05-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61256740A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63249332A (ja) * | 1987-04-06 | 1988-10-17 | Toshiba Corp | 半導体装置の製造方法 |
| TW274628B (ja) * | 1994-06-03 | 1996-04-21 | At & T Corp |
-
1985
- 1985-05-10 JP JP60098090A patent/JPS61256740A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61256740A (ja) | 1986-11-14 |
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