JPH046693A - 半導体装置 - Google Patents
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- JPH046693A JPH046693A JP2105400A JP10540090A JPH046693A JP H046693 A JPH046693 A JP H046693A JP 2105400 A JP2105400 A JP 2105400A JP 10540090 A JP10540090 A JP 10540090A JP H046693 A JPH046693 A JP H046693A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は半導体装置内に設ける電源回路の位相補償回路
に関する。
に関する。
近年の半導体装置の高集積化の進歩は百貨ましく、ＭＯ
Ｓダイナミック形メ子メモリ下ＤＲＡＭと略す）を例に
とると４Ｍビットが量産期、１６Ｍビットが試作期にあ
る。このような高集積化、大容量化は寄生容量の増加に
ともなう消費電力の増大を生じる。また、高集積化、大
容量化は主に素子の微細化によって支えられているが、
この素子の微細化は素子の耐圧の低下を生じる。したが
って、近年では消費電力の低減、素子の耐圧の確保の両
面から半導体装置内の回路の動作電圧を下げる方向にあ
る。 さて、動作電圧を下げる方法の１つとして、チップ内に
電圧降圧回路（電圧リミッタ）を設け、チップ内の電源
電圧（内部電源電圧）を低くする方法がある。これによ
るとチップに加える電源電圧は従来と同じ電圧でよく、
ユーザにとって使いやすくなる。 この従来例の回路方式の概略を第２図に示す。 同図で１０は半導体チップ、２０は電圧降圧回路、３０
ばメモリ回路や論理回路である。５０は外部電源電圧の
入力端子である。電圧降圧回路は内部電源電圧の基準と
なる電圧を作る基４−電圧発生回路４０．電流増幅を行
なう増幅回路Ａから成る。 この回路の動作は次のようである。外部電′ｆＸ電圧の
入力端子５０に電圧が印加されると、基準電圧発生回路
４０は基準電圧ＶＲを発生する。この電圧は増幅回路Ａ
により電流増幅され内部電源電圧ＶＬとなる。この内部
電源電圧はメモリ回路や論理回路に供給される。 この種の回路として、特開平１−１３６３６１、特願平
１−１６１４８．アイ イー イー イージャーナル
オブ ソリッド ステート サーキット ニスシー２２
巻、３号、４３７頁〜４４１頁、１９８７年６月（Ｉ
Ｅ Ｅ Ｅ Ｊ ｏｕｒｎａｌ ｏｆＳｏｌｉｄ
５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｖｏｌ、 ５
Ｃ−２２Ｎｏ３ ｐｐ４°３７−４４１ Ｊｕｎｅ
１９８７）に示される技術がある。
Ｓダイナミック形メ子メモリ下ＤＲＡＭと略す）を例に
とると４Ｍビットが量産期、１６Ｍビットが試作期にあ
る。このような高集積化、大容量化は寄生容量の増加に
ともなう消費電力の増大を生じる。また、高集積化、大
容量化は主に素子の微細化によって支えられているが、
この素子の微細化は素子の耐圧の低下を生じる。したが
って、近年では消費電力の低減、素子の耐圧の確保の両
面から半導体装置内の回路の動作電圧を下げる方向にあ
る。 さて、動作電圧を下げる方法の１つとして、チップ内に
電圧降圧回路（電圧リミッタ）を設け、チップ内の電源
電圧（内部電源電圧）を低くする方法がある。これによ
るとチップに加える電源電圧は従来と同じ電圧でよく、
ユーザにとって使いやすくなる。 この従来例の回路方式の概略を第２図に示す。 同図で１０は半導体チップ、２０は電圧降圧回路、３０
ばメモリ回路や論理回路である。５０は外部電源電圧の
入力端子である。電圧降圧回路は内部電源電圧の基準と
なる電圧を作る基４−電圧発生回路４０．電流増幅を行
なう増幅回路Ａから成る。 この回路の動作は次のようである。外部電′ｆＸ電圧の
入力端子５０に電圧が印加されると、基準電圧発生回路
４０は基準電圧ＶＲを発生する。この電圧は増幅回路Ａ
により電流増幅され内部電源電圧ＶＬとなる。この内部
電源電圧はメモリ回路や論理回路に供給される。 この種の回路として、特開平１−１３６３６１、特願平
１−１６１４８．アイ イー イー イージャーナル
オブ ソリッド ステート サーキット ニスシー２２
巻、３号、４３７頁〜４４１頁、１９８７年６月（Ｉ
Ｅ Ｅ Ｅ Ｊ ｏｕｒｎａｌ ｏｆＳｏｌｉｄ
５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｖｏｌ、 ５
Ｃ−２２Ｎｏ３ ｐｐ４°３７−４４１ Ｊｕｎｅ
１９８７）に示される技術がある。
上記従来技術では、チップ内の電源回路に増幅回路を用
いている。増幅回路で入力端子と出力端子間の小信号交
流特性をみると１条件によっては入力信号と８力信号の
位相がずれる場合がある。 ８力端子から入力端子へ帰還パスがある状態で、この位
相のずれが１８０度になると増幅回路は発振するおそれ
がある。したがって、上記のような電源回路では回路の
安定化が非常に重要になる。 さて、上記のような電源回路を容量性負荷を充放電する
ダイナミック回路に用いると、次のような問題を生じる
ことがわかった。増幅回路の小信号交流特性は増幅回路
の負荷容量に大きな影響を受ける。すなわち上記位相の
ずれは負荷容量によって大きく変わる。ダイナミック回
路では負荷容量の大きさは負荷となる回路が動作してい
る間、変化する。これにより位相のずれも変化し、場合
によっては位相のずれが１８０度となる。 上記問題を第３図を使って詳しく説明する。第３図（ａ
）は電圧降圧回路を搭載した半導体装置、（ｂ）は電圧
降圧回路を構成する増幅回路の小信号交流特性で、利得
−周波数特性を示している。 第３図（ａ）において、１０は半導体チップ、２０は電
圧降圧回路、３０は電圧降圧回路の負荷回路で、実際に
はメモリ回路や論理回路である。 ここでは０ＭＯ５（コンプリメンタリＭＯＳ）インバー
タとその負荷容量Ｃｔ、で示している。５０は外部電源
電圧の入力端子、ＣＯは内部電源線の寄生容量である。 電圧降圧回路２０は基準電圧発生回路４ｏ、増幅回路Ａ
から成る。同図に示すＭＯＳ−ＦＥＴで矢印の付いてい
るものはＰチャネルＭＯ５−ＦＥＴ （ＰＭＯＳ）、矢
印の付いてないものはＮチャネルＭＯ３−ＦＥＴ （Ｎ
ＭＯ５）である。 上記第３図（ａ）に示す回路の動作は次のようである。 外部電源電圧の入力端子５０に電圧が加わると、基準電
圧発生回路４０は基準電圧ＶＦＩを発生する。この電圧
は増幅回路Ａにより電流増幅され内部電源電圧ＶＬとな
る。 ここで増幅回路Ａの安定性をみるために増幅回路の小信
号交流特性で、利得−周波数特性をみる。 増幅回路ＡはＡ１、Ａ２の二つの増幅回路に分けること
ができ、それぞれメインのポールを一つもつ。 すなわち、Ａ□は八〇の出力抵抗とＭ３のゲート容量に
よるポール、Ａ２はＡ２の出力抵抗と内部電源線の寄生
容量ｃｏと負荷回路の容ｊｔ ＣＬによるポールである
。 Ａ工、Ａ２のオープンループの利得−周波数特性を第３
図（ｂ）に示す、同図で実線はＡ１の利得−周波数特性
で、利得は周波数がポール周波数ｆＰ□を越えると周波
数に対して一２０ｄＢ／ｄｅｃの傾きで減少する。−点
鎖線（Ａｘ’ −Ａ２”の２本）はＡ２の利得−周波数
特性で、利得は周波数がポール周波数ｆｐｚ（ｆｐ−）
を越えると周波数に対して一２０ｄＢ／ｄｅｃの傾きで
減少するａ ＡＨの利得−周波数特性曲線が２本あるの
は負荷回路の容量ＣＬが見える場合と見えない場合でポ
ール周波数が異なるためである。ｆｐ、はＭ工がオン、
Ｍ２がオフでＣＬが見える場合のポール周波数である＊
ｆＰ３はＭ□がオフ、Ｍ２がオンでＣｔ、が見えない場
合のポール周波数である。 このようにダイナミック回路を負荷とすると、負荷回路
が動作することによりポール周波数が変わる。ここでは
負荷回路を一つのインバータと一つの負荷容量で表した
が実際には負荷回路は多数のインバータと多数の負荷容
量で構成される。ここで、全部の負荷容量が見えたとき
の容量をＣしとし、負荷回路が動作したとするとＡ２の
ポール周波数はＡ、のポール周波数ｆＰｉをはさんでｆ
ｐ２からｆｐ３の間で移動する。 したがって、Ａ□のポール周波数とＡ２のポール周波数
が重なる場合がある。それを第３図（Ｃ）に示す、この
場合、Ａ□とＡ２を合わせた利得−周波数特性、すなわ
ち増幅回路Ａの利得−周波数特性は同図の破線のように
なる。この利得−周波数特性で利得は周波数がポール周
波数ｆｐ、を越えると周波数に対して一４０ｄＢ／ｄｅ
ｃの傾きで減少する。 この場合、利得が１ （Ｏｄｄ）以上で位相のずれが１
８０度となり増幅回路Ａは非常に不安定になる。 このように増幅回路の負荷が主に容量を駆動するダイナ
ミック回路の場合、ポールが負荷回路の動作とともに変
化するので増幅回路の安定化が難しくなる。 ところで、外部電源電圧に周波数の高いノイズが乗った
場合、次のような問題がある。増幅回路Ａ１の過渡応答
が増幅回路Ａ２の過渡応答に比に遅い場合、外部電源電
圧のノイズが内部電源電圧を変動させる０例えば、外部
電源電圧が急激に高くなったとする、この時、ＡＬの応
答が遅いためＡ２を構成するトランジスタＭ、のゲート
電位は変化しない、一方、Ｍ３のソース電位は高くなる
のでＭ３のコンダクタンスが大きくなり、内部電源電圧
を高くする０次に、外部電源電圧が急激に低くなったと
する、この時、Ｍ、のゲート電位は上記と同様に変化し
ない、一方１Ｍ、のソース電位は低くなる０通常Ｍ３の
ゲート、ソース間電圧はしきい電圧より少し大きい程度
であるのでソース電位が低くなるとＭ、はオフ状態とな
る。したがって、内部電源電圧は高くなったままである
。外部電源電圧が上記のような変化を繰り返すと内部電
源電圧は上昇し、もはや電圧降圧回路として鋤かなくな
る。 従来技術では上記のような点について配慮がされておら
ず、チップ内の電源回路の安定性について問題があった
。 本発明の目的は負荷回路が主に容量を駆動するダイナミ
ック回路であっても安定性のよい電源回路を提供するこ
とにある。 本発明の他の目的は外部電源電圧に周波数の高いノイズ
が乗っても安定性のよい電源回路を提供することにある
。
いている。増幅回路で入力端子と出力端子間の小信号交
流特性をみると１条件によっては入力信号と８力信号の
位相がずれる場合がある。 ８力端子から入力端子へ帰還パスがある状態で、この位
相のずれが１８０度になると増幅回路は発振するおそれ
がある。したがって、上記のような電源回路では回路の
安定化が非常に重要になる。 さて、上記のような電源回路を容量性負荷を充放電する
ダイナミック回路に用いると、次のような問題を生じる
ことがわかった。増幅回路の小信号交流特性は増幅回路
の負荷容量に大きな影響を受ける。すなわち上記位相の
ずれは負荷容量によって大きく変わる。ダイナミック回
路では負荷容量の大きさは負荷となる回路が動作してい
る間、変化する。これにより位相のずれも変化し、場合
によっては位相のずれが１８０度となる。 上記問題を第３図を使って詳しく説明する。第３図（ａ
）は電圧降圧回路を搭載した半導体装置、（ｂ）は電圧
降圧回路を構成する増幅回路の小信号交流特性で、利得
−周波数特性を示している。 第３図（ａ）において、１０は半導体チップ、２０は電
圧降圧回路、３０は電圧降圧回路の負荷回路で、実際に
はメモリ回路や論理回路である。 ここでは０ＭＯ５（コンプリメンタリＭＯＳ）インバー
タとその負荷容量Ｃｔ、で示している。５０は外部電源
電圧の入力端子、ＣＯは内部電源線の寄生容量である。 電圧降圧回路２０は基準電圧発生回路４ｏ、増幅回路Ａ
から成る。同図に示すＭＯＳ−ＦＥＴで矢印の付いてい
るものはＰチャネルＭＯ５−ＦＥＴ （ＰＭＯＳ）、矢
印の付いてないものはＮチャネルＭＯ３−ＦＥＴ （Ｎ
ＭＯ５）である。 上記第３図（ａ）に示す回路の動作は次のようである。 外部電源電圧の入力端子５０に電圧が加わると、基準電
圧発生回路４０は基準電圧ＶＦＩを発生する。この電圧
は増幅回路Ａにより電流増幅され内部電源電圧ＶＬとな
る。 ここで増幅回路Ａの安定性をみるために増幅回路の小信
号交流特性で、利得−周波数特性をみる。 増幅回路ＡはＡ１、Ａ２の二つの増幅回路に分けること
ができ、それぞれメインのポールを一つもつ。 すなわち、Ａ□は八〇の出力抵抗とＭ３のゲート容量に
よるポール、Ａ２はＡ２の出力抵抗と内部電源線の寄生
容量ｃｏと負荷回路の容ｊｔ ＣＬによるポールである
。 Ａ工、Ａ２のオープンループの利得−周波数特性を第３
図（ｂ）に示す、同図で実線はＡ１の利得−周波数特性
で、利得は周波数がポール周波数ｆＰ□を越えると周波
数に対して一２０ｄＢ／ｄｅｃの傾きで減少する。−点
鎖線（Ａｘ’ −Ａ２”の２本）はＡ２の利得−周波数
特性で、利得は周波数がポール周波数ｆｐｚ（ｆｐ−）
を越えると周波数に対して一２０ｄＢ／ｄｅｃの傾きで
減少するａ ＡＨの利得−周波数特性曲線が２本あるの
は負荷回路の容量ＣＬが見える場合と見えない場合でポ
ール周波数が異なるためである。ｆｐ、はＭ工がオン、
Ｍ２がオフでＣＬが見える場合のポール周波数である＊
ｆＰ３はＭ□がオフ、Ｍ２がオンでＣｔ、が見えない場
合のポール周波数である。 このようにダイナミック回路を負荷とすると、負荷回路
が動作することによりポール周波数が変わる。ここでは
負荷回路を一つのインバータと一つの負荷容量で表した
が実際には負荷回路は多数のインバータと多数の負荷容
量で構成される。ここで、全部の負荷容量が見えたとき
の容量をＣしとし、負荷回路が動作したとするとＡ２の
ポール周波数はＡ、のポール周波数ｆＰｉをはさんでｆ
ｐ２からｆｐ３の間で移動する。 したがって、Ａ□のポール周波数とＡ２のポール周波数
が重なる場合がある。それを第３図（Ｃ）に示す、この
場合、Ａ□とＡ２を合わせた利得−周波数特性、すなわ
ち増幅回路Ａの利得−周波数特性は同図の破線のように
なる。この利得−周波数特性で利得は周波数がポール周
波数ｆｐ、を越えると周波数に対して一４０ｄＢ／ｄｅ
ｃの傾きで減少する。 この場合、利得が１ （Ｏｄｄ）以上で位相のずれが１
８０度となり増幅回路Ａは非常に不安定になる。 このように増幅回路の負荷が主に容量を駆動するダイナ
ミック回路の場合、ポールが負荷回路の動作とともに変
化するので増幅回路の安定化が難しくなる。 ところで、外部電源電圧に周波数の高いノイズが乗った
場合、次のような問題がある。増幅回路Ａ１の過渡応答
が増幅回路Ａ２の過渡応答に比に遅い場合、外部電源電
圧のノイズが内部電源電圧を変動させる０例えば、外部
電源電圧が急激に高くなったとする、この時、ＡＬの応
答が遅いためＡ２を構成するトランジスタＭ、のゲート
電位は変化しない、一方、Ｍ３のソース電位は高くなる
のでＭ３のコンダクタンスが大きくなり、内部電源電圧
を高くする０次に、外部電源電圧が急激に低くなったと
する、この時、Ｍ、のゲート電位は上記と同様に変化し
ない、一方１Ｍ、のソース電位は低くなる０通常Ｍ３の
ゲート、ソース間電圧はしきい電圧より少し大きい程度
であるのでソース電位が低くなるとＭ、はオフ状態とな
る。したがって、内部電源電圧は高くなったままである
。外部電源電圧が上記のような変化を繰り返すと内部電
源電圧は上昇し、もはや電圧降圧回路として鋤かなくな
る。 従来技術では上記のような点について配慮がされておら
ず、チップ内の電源回路の安定性について問題があった
。 本発明の目的は負荷回路が主に容量を駆動するダイナミ
ック回路であっても安定性のよい電源回路を提供するこ
とにある。 本発明の他の目的は外部電源電圧に周波数の高いノイズ
が乗っても安定性のよい電源回路を提供することにある
。
上記目的を達成するために本発明においては、電圧降圧
回路の出力端子に位相補償回路を挿入した。
回路の出力端子に位相補償回路を挿入した。
位相補償回路は電圧降圧回路の負荷容量が最も小さく見
えるときでも、増幅回路Ａ、のポール周波数を増幅回路
Ａ１のポール周波数よりも低くする。これによって、Ａ
工のポール周波数とＡ２のポール周波数が重なることが
無くなるので、増幅回路Ａとしては利得が１以上で位相
のずれが１８０度まで大きくならない、したがって、電
圧降圧回路の安定性がよくなる。また、Ａｉの方がＡ２
より高い周波数まで動作するので外部電源電圧に周波数
の高いノイズが乗っても内部電源電圧が変動しない。
えるときでも、増幅回路Ａ、のポール周波数を増幅回路
Ａ１のポール周波数よりも低くする。これによって、Ａ
工のポール周波数とＡ２のポール周波数が重なることが
無くなるので、増幅回路Ａとしては利得が１以上で位相
のずれが１８０度まで大きくならない、したがって、電
圧降圧回路の安定性がよくなる。また、Ａｉの方がＡ２
より高い周波数まで動作するので外部電源電圧に周波数
の高いノイズが乗っても内部電源電圧が変動しない。
【実施例）
以下、本発明の一実施例を第４図により説明する。第４
図（ａ）は電圧降圧回路を搭載した半導体装置、（ｂ）
は電圧降圧回路を構成する増幅回路の小信号交流特性で
、利得−周波数特性を示している。 第４図（ａ）で１０は半導体チップ、２０は電圧降圧回
路、ＣＣは位相補償回路である。３０は電圧降圧回路の
負荷回路で、実際にはメモリ回路や論理回路である。こ
こではＣＭＯＳ （コンプリメンタリＭＯＳ）インバー
タとその負荷容量ｃしで示している。５０は外部電源電
圧の入力端子、ＣＯは内部電源線の寄生容量である。電
圧降圧回路２０は基準電圧発生回路４０．増幅回路Ａが
ら成る。増幅回路ＡはＡ工、Ａ２の二つの増幅回路に分
けることができる。 この回路の動作は次のようである。外部電源電圧の入力
端子５０に外部電源電圧Ｖｃｃが加わると。 基準電圧発生回路４０は基準電圧ＶＲを発生する。 この電圧は増幅回路Ａにより電流増幅され内部電源電圧
ＶＬとなる。 上記増幅回路の利得−周波数特性を第４図（ｂ）に示す
。 本発明は増幅回路Ａの出力端子に位相補償回路（ここで
は容量）ＣＣを挿入する。これは増幅回路Ａの負荷容量
が最も小さいときでも、すなわち負荷回路の容量がほと
んど見えないときでも増幅回路Ａ２のボール周波数を増
幅回路Ａ工のボール周波数より低くする６ 同図で、実線はＡ工の利得−周波数特性を示し、利得は
周波数がボール周波数ｆｐｌを越えると周波数に対して
一２０ｄＢ／ｄｅｃの傾きで減少する。−点鎖線（Ａ、
’ 、 Ａ、”の２本）はＡ２の利得−周波数特性を示
し、利得は周波数がボール周波数ｆＰ。 （ｆｐ−）を越えると周波数に対して一２０ｄＢ／ｄｅ
ｃの傾きで減少する。Ａ２′で示す特性曲線は増幅回路
Ａの負荷容量が最も大きい場合でｆｐ４のボール周波数
を持つ、Ａ２″で示す特性曲線は負荷容量が最も／ＪＮ
さい場合でｆｐ、のボール周波数を持つ。 増幅回路Ａ２のボール周波数ｆＰ４、ｆｐ、は位相補償
回路を挿入することにより増幅回路Ａ工のボール周波数
ｆＰ１より小さくなっている。破線はＡ。 とＡ２を合わせた利得−周波数特性、すなわち増幅回路
Ａの利得−周波数特性である。ここではＡ２がボール周
波数ｆｐｇを持つ場合の利得−周波数特性を示している
。 位相補償回路ＣＣの容量値を適当な大きさにすることに
より、ｆＰ、をｆＰ□から適当な大きさで離す、これに
より増幅回路Ａの利得は周波数がボール周波数ｆｐ、を
越えて増加してもＯｄＢ以下になるまで一２０ｄＢ／ｄ
ｅｃの傾きで減少する。したがって。 利得がＯｄ８以上で位相が１８０度ずれることはない、
これにより電源回路の安定化が図れる。また、増幅回路
Ａ□の方がＡ２より高い周波数まで動作するので外部電
源電圧に周波数の高いノイズが乗っても内部電源電圧が
変動しない。さらに電源回路の出力端子にコンデンサに
よる位相補償回路を設けているのでこのコンデンサが平
滑容量として働き、負荷回路で電流の急激な変化があっ
ても８力電圧の変動は小さくなる。 本発明の別の実施例を第１図により説明する。 第１図（ａ）は電圧降圧回路を搭載した半導体装置、（
ｂ）は電圧降圧回路を構成する増幅回路の小信号交流特
性で、利得−周波数特性を示している。第１図（ａ）に
示す回路は第４図（ａ）に示す回路と位相補償回路が異
なる以外は同一である。 本実施例でも位相補償回路は増幅回路Ａの出力端子に挿
入する。ただし本実施例では位相補償回路を抵抗と容量
の直列接続回路で構成する。この位相補償回路はゼロ点
をつくり、利得がＯｄＢ以上のとき位相が１８０度ずれ
ないようにする。 第１図（ｂ）で実線はＡ□の利得−周波数特性。 −点鎖線（Ａ２’ 、 Ａ２”の２本）はＡ２の利得−
周波数特性である。Ａ２′で示゛す特性曲線は増幅回路
Ａの負荷容量が最も大きい場合で、Ａ ２ ”で示す特
性曲線は負荷容量が最も小さい場合である。 本実施例では位相補償回路の抵抗と容量を適当な大きさ
にすることにより、ポール周波数ｆｐ１の近傍にゼロ点
を設ける。これにより増幅回路Ａ２の利得−周波数特性
は次のようになる。周波数がｆｐｖ（ｆｐＧ）を越えて
増加すると利得は一２０ｄＢ／ｄｅｃの傾きで減少し、
ｆｐ、の近傍から一定値となる。 周波数がさらに増加すると利得は減少する。これにより
Ａ□とＡ２を合わせた利得−周波数特性、すなわち増幅
−回路Ａの利得−周波数特性は同図の破線のようになる
。利得は周波数がポール周波数ｆＰ、を越えて増加して
もＯｄＢ以下になるまで一２０ｄＢ／ｄｅｃの傾きで減
少する。したがって、利得がＯｄＢ以上で位相が１８０
度ずれることはない。 これにより電源回路の安定化が図れる。また。 増幅回路Ａ１の方がＡ２より高い周波数まで動作するの
で外部電源電圧に周波数の高いノイズが乗っても内部電
源電圧が変動しない。 なお、ゼロ点を用いた位相補償の方が位相補償回路の容
量値は小さくなる。したがって、位相補償回路のチップ
に占める面積は小さくなりチップサイズを小さくできる
。 第５図は位相補償回路の回路定数と、その時の小信号交
流特性の一例を示すものである。同図（ａ）で２０は電
圧降圧回路、ＣＣは位相補償回路、３ｏは負荷回路を示
している。Ａは増幅回路で負荷電流を約１００ｍＡ流す
ことができる回路定数となっている。なお、約１００ｍ
Ａの電流は一般的なりＲＡＭの過渡電流のピーク値であ
る。 ＭＣ８−ＦＥＴのそばに示す数字は上側がＭＣ５−ＦＥ
Ｔのチャネル幅、下側がチャネル長である。 単位はμｍである。 第５図（ｂ）、（Ｃ）は増幅回路の利得−周波数特性、
位相−周波数特性を示している。同図（ｂ）に示すよう
に利得は周波数がポール周波数を越えて増加するとＯｄ
Ｂ以下まで約−２０ｄＢ／ｄｅｃの傾きで減少している
。同図（Ｃ）から利得がＯｄＢでの位相余裕、すなわち
位相のずれ１８０度に対する余裕をみると約６０度ある
。したがって、この増幅回路は安定である。 本発明の別の実施例を第６図により説明する。 第６図（ａ）はＤＲＡＭのメモリアレーに電圧降圧回路
を用いた例である。 同図で、ＭＡはメモリアレー、ＸＤはＸデコーダ（ロウ
アドレスデコーダ）、ＹＤはＹデコーダ（カラムアドレ
スデコーダ）である、ＳＡＤはセンスアンプの駆動回路
、２０は電圧降圧回路、ＣＣは位相補償回路、６０はデ
ータ線のプリチャージ電圧とメモリセルの容量の端子い
わゆるプレートの電圧を発生する回路、Ｄｏ、／Ｄ、〜
Ｄ、、／Ｄ、はデータ線、Ｗｏ、Ｗ、はワード線、ＭＣ
はメモリセルである。ＰＣはデータ線のプリチャージ回
路、ＳＡはメモリセルから取りだした信号を増幅するセ
ンスアンプ、ＹＳはデータ線と共通データ線をつなぐス
イッチ回路である。ＣＤ、／ＣＤは共通データ線、Ｙ０
〜ＹｌｌはＹデコーダの出力線である。Ｃ５Ｐ、ＣＳＮ
はセンスアンプの共通駆動線である。１０ｏはデータ線
のプリチャージ電圧を伝える配線である。１１ｏはプレ
ート電圧を伝える配線である。１４０はプリチャージ回
路ＰＣを駆動する信号の配線である。 この回路の動作を第６図（ｂ）のタイミングチャートを
用いて説明する。電圧降圧回路は外部電源電圧入力端子
５０に外部電源電圧Ｖｃｃが印加されると内部電源電圧
Ｖムを出力する。データ線のプリチャージ電圧とプレー
トの電圧を発生する回路６０はデータ線のプリチャージ
電圧としてＶＬ／２、プレートの電圧としてＶＬ／２の
電圧を出力する。 さて、メモリが待機時、センスアンプの駆動回路ＳＡＤ
にはいる信号（センスアンプ駆動信号）Ｐい／Ｐ２はそ
れぞれ低電位、高電位となっている。また、すべてのワ
ード線、Ｙデコーダの出力線はＯｖとなっている。デー
タ線のプリチャージ信号／Ｐが高電位であるのですべて
のデータ線はプリチャージ回路ＰＣによりＶＬ／２に充
電される。センスアンプの共通駆動線Ｃ５Ｐ、Ｃ５Ｎも
ＶＬ／２に充電される（共通駆動線のプリチャージ回路
は図示せず）、共通データ線はＶｔ、／２に充電されて
いる。 メモリの読出し動作は次のようである。プリチャージ信
号／Ｐが低電位となる。次に、Ｘデコーダによりワード
線Ｗ。が選択され、高電位になる。 これにより、ワードｍｗ、につながるメモリセルからデ
ータ線に信号が取り出される。ここではデータ線り。、
Ｄｎに信号が呪われる。これによりり。、Ｄｎの電位は
Ｖｔ、／２から少し変化する。一方、データ線／Ｄ、、
／Ｄ、（７）電位はＶＬ／２＋７）ままである。次に、
センスアンプ駆動信号Ｐ工、／Ｐ工がそれぞれ高電位、
低電位となりセンスアンプを動作させる。これにより対
となるデータ線は高電位のＶＬ、低電位のＯｖにわかれ
る。この後、Ｘデコーダによりスイッチ回路ＹＳのうち
一つが選択される。ここでＹｏが高電位になるとすると
、データ線Ｄ０、／Ｄ０と共通データ線ＣＤ、／ＣＤが
つながる。これによりメモリセルから取り比された信号
は共通データ線に取り出される。この信号はさらに増幅
されチップ外に取り出される。この後、ＹｏがＯｖにな
る。次に、ワード線ｗ０がｏＶになる。次に、センスア
ンプ駆動信号Ｐ工、／Ｐ工がそれぞれ低電位、高電位と
なる。その後、プリチャージ信号／Ｐが高電位となり、
データ線、センスアンプの共通駆動線Ｃ５Ｐ、Ｃ５Ｎを
ＶＬ／２に充電する。 メモリセルへの書込み動作は次のようである。 センスアンプＳＡがメモリセルから取り出した信号を増
幅するまでは読出し動作と同じである。次に、Ｘデコー
ダによりスイッチ回路ＹＳのうち一つが選択される。こ
こでＹｏが高電位になるとすると、データ線Ｄｏ 、
／ Ｄ ０と共通データ線ＣＤ、／ＣＤがつながる。こ
の時、データ入力バッフ７（ここでは図示せず）にチッ
プ外部からデータが入力される。このデータが共通デー
タ線、データ線を介してメモリセルに書き込まれる。こ
の後、ＹｏがＯＶになる。次に、ワード１１ｗａがＯＶ
になる０次に、センスアンプ駆動信号Ｐい／Ｐ、がそれ
ぞれ低電位、高電位となる。その後、プリチャージ信号
／Ｐが高電位となり、データ線、センスアンプの共通駆
動線Ｃ５Ｐ、Ｃ８ＮをＶｔ、／２に充電する。 以上述べたように、電圧降圧回路の負荷容量はセンスア
ンプが動作するとき非常に大きくなり。 センスアンプがオフ状態のときほとんど無くなる。 したがって、メモリアレー用の電圧降圧回路では位相補
償回路を電圧降圧回路の出方端に設けることにより安定
化が図れる。 以上、電圧降圧回路の位相補償を例に本発明を述べたが
、本発明は増幅回路を用いた電源回路で、負荷回路が容
量性の負荷を充放電する回路であれば前記各実施例と同
様の効果が得られる。 【発明の効果】 電圧降圧回路に用いている増幅回路の利得は周波数がポ
ール周波数を越えて増加してもＯｄＢ以下になるまで一
２０ｄＢ／ｄｅｃの傾きで減少する。したがって、利得
がＯｄＢ以上で位相が１８０度ずれることはない、これ
により電圧降圧回路の安定化が図れる。また、増幅回路
Ａ□の方がＡ２より高い周波数まで動作するので外部電
源電圧に周波数の高いノイズが乗っても内部電源電圧が
変動しない。
図（ａ）は電圧降圧回路を搭載した半導体装置、（ｂ）
は電圧降圧回路を構成する増幅回路の小信号交流特性で
、利得−周波数特性を示している。 第４図（ａ）で１０は半導体チップ、２０は電圧降圧回
路、ＣＣは位相補償回路である。３０は電圧降圧回路の
負荷回路で、実際にはメモリ回路や論理回路である。こ
こではＣＭＯＳ （コンプリメンタリＭＯＳ）インバー
タとその負荷容量ｃしで示している。５０は外部電源電
圧の入力端子、ＣＯは内部電源線の寄生容量である。電
圧降圧回路２０は基準電圧発生回路４０．増幅回路Ａが
ら成る。増幅回路ＡはＡ工、Ａ２の二つの増幅回路に分
けることができる。 この回路の動作は次のようである。外部電源電圧の入力
端子５０に外部電源電圧Ｖｃｃが加わると。 基準電圧発生回路４０は基準電圧ＶＲを発生する。 この電圧は増幅回路Ａにより電流増幅され内部電源電圧
ＶＬとなる。 上記増幅回路の利得−周波数特性を第４図（ｂ）に示す
。 本発明は増幅回路Ａの出力端子に位相補償回路（ここで
は容量）ＣＣを挿入する。これは増幅回路Ａの負荷容量
が最も小さいときでも、すなわち負荷回路の容量がほと
んど見えないときでも増幅回路Ａ２のボール周波数を増
幅回路Ａ工のボール周波数より低くする６ 同図で、実線はＡ工の利得−周波数特性を示し、利得は
周波数がボール周波数ｆｐｌを越えると周波数に対して
一２０ｄＢ／ｄｅｃの傾きで減少する。−点鎖線（Ａ、
’ 、 Ａ、”の２本）はＡ２の利得−周波数特性を示
し、利得は周波数がボール周波数ｆＰ。 （ｆｐ−）を越えると周波数に対して一２０ｄＢ／ｄｅ
ｃの傾きで減少する。Ａ２′で示す特性曲線は増幅回路
Ａの負荷容量が最も大きい場合でｆｐ４のボール周波数
を持つ、Ａ２″で示す特性曲線は負荷容量が最も／ＪＮ
さい場合でｆｐ、のボール周波数を持つ。 増幅回路Ａ２のボール周波数ｆＰ４、ｆｐ、は位相補償
回路を挿入することにより増幅回路Ａ工のボール周波数
ｆＰ１より小さくなっている。破線はＡ。 とＡ２を合わせた利得−周波数特性、すなわち増幅回路
Ａの利得−周波数特性である。ここではＡ２がボール周
波数ｆｐｇを持つ場合の利得−周波数特性を示している
。 位相補償回路ＣＣの容量値を適当な大きさにすることに
より、ｆＰ、をｆＰ□から適当な大きさで離す、これに
より増幅回路Ａの利得は周波数がボール周波数ｆｐ、を
越えて増加してもＯｄＢ以下になるまで一２０ｄＢ／ｄ
ｅｃの傾きで減少する。したがって。 利得がＯｄ８以上で位相が１８０度ずれることはない、
これにより電源回路の安定化が図れる。また、増幅回路
Ａ□の方がＡ２より高い周波数まで動作するので外部電
源電圧に周波数の高いノイズが乗っても内部電源電圧が
変動しない。さらに電源回路の出力端子にコンデンサに
よる位相補償回路を設けているのでこのコンデンサが平
滑容量として働き、負荷回路で電流の急激な変化があっ
ても８力電圧の変動は小さくなる。 本発明の別の実施例を第１図により説明する。 第１図（ａ）は電圧降圧回路を搭載した半導体装置、（
ｂ）は電圧降圧回路を構成する増幅回路の小信号交流特
性で、利得−周波数特性を示している。第１図（ａ）に
示す回路は第４図（ａ）に示す回路と位相補償回路が異
なる以外は同一である。 本実施例でも位相補償回路は増幅回路Ａの出力端子に挿
入する。ただし本実施例では位相補償回路を抵抗と容量
の直列接続回路で構成する。この位相補償回路はゼロ点
をつくり、利得がＯｄＢ以上のとき位相が１８０度ずれ
ないようにする。 第１図（ｂ）で実線はＡ□の利得−周波数特性。 −点鎖線（Ａ２’ 、 Ａ２”の２本）はＡ２の利得−
周波数特性である。Ａ２′で示゛す特性曲線は増幅回路
Ａの負荷容量が最も大きい場合で、Ａ ２ ”で示す特
性曲線は負荷容量が最も小さい場合である。 本実施例では位相補償回路の抵抗と容量を適当な大きさ
にすることにより、ポール周波数ｆｐ１の近傍にゼロ点
を設ける。これにより増幅回路Ａ２の利得−周波数特性
は次のようになる。周波数がｆｐｖ（ｆｐＧ）を越えて
増加すると利得は一２０ｄＢ／ｄｅｃの傾きで減少し、
ｆｐ、の近傍から一定値となる。 周波数がさらに増加すると利得は減少する。これにより
Ａ□とＡ２を合わせた利得−周波数特性、すなわち増幅
−回路Ａの利得−周波数特性は同図の破線のようになる
。利得は周波数がポール周波数ｆＰ、を越えて増加して
もＯｄＢ以下になるまで一２０ｄＢ／ｄｅｃの傾きで減
少する。したがって、利得がＯｄＢ以上で位相が１８０
度ずれることはない。 これにより電源回路の安定化が図れる。また。 増幅回路Ａ１の方がＡ２より高い周波数まで動作するの
で外部電源電圧に周波数の高いノイズが乗っても内部電
源電圧が変動しない。 なお、ゼロ点を用いた位相補償の方が位相補償回路の容
量値は小さくなる。したがって、位相補償回路のチップ
に占める面積は小さくなりチップサイズを小さくできる
。 第５図は位相補償回路の回路定数と、その時の小信号交
流特性の一例を示すものである。同図（ａ）で２０は電
圧降圧回路、ＣＣは位相補償回路、３ｏは負荷回路を示
している。Ａは増幅回路で負荷電流を約１００ｍＡ流す
ことができる回路定数となっている。なお、約１００ｍ
Ａの電流は一般的なりＲＡＭの過渡電流のピーク値であ
る。 ＭＣ８−ＦＥＴのそばに示す数字は上側がＭＣ５−ＦＥ
Ｔのチャネル幅、下側がチャネル長である。 単位はμｍである。 第５図（ｂ）、（Ｃ）は増幅回路の利得−周波数特性、
位相−周波数特性を示している。同図（ｂ）に示すよう
に利得は周波数がポール周波数を越えて増加するとＯｄ
Ｂ以下まで約−２０ｄＢ／ｄｅｃの傾きで減少している
。同図（Ｃ）から利得がＯｄＢでの位相余裕、すなわち
位相のずれ１８０度に対する余裕をみると約６０度ある
。したがって、この増幅回路は安定である。 本発明の別の実施例を第６図により説明する。 第６図（ａ）はＤＲＡＭのメモリアレーに電圧降圧回路
を用いた例である。 同図で、ＭＡはメモリアレー、ＸＤはＸデコーダ（ロウ
アドレスデコーダ）、ＹＤはＹデコーダ（カラムアドレ
スデコーダ）である、ＳＡＤはセンスアンプの駆動回路
、２０は電圧降圧回路、ＣＣは位相補償回路、６０はデ
ータ線のプリチャージ電圧とメモリセルの容量の端子い
わゆるプレートの電圧を発生する回路、Ｄｏ、／Ｄ、〜
Ｄ、、／Ｄ、はデータ線、Ｗｏ、Ｗ、はワード線、ＭＣ
はメモリセルである。ＰＣはデータ線のプリチャージ回
路、ＳＡはメモリセルから取りだした信号を増幅するセ
ンスアンプ、ＹＳはデータ線と共通データ線をつなぐス
イッチ回路である。ＣＤ、／ＣＤは共通データ線、Ｙ０
〜ＹｌｌはＹデコーダの出力線である。Ｃ５Ｐ、ＣＳＮ
はセンスアンプの共通駆動線である。１０ｏはデータ線
のプリチャージ電圧を伝える配線である。１１ｏはプレ
ート電圧を伝える配線である。１４０はプリチャージ回
路ＰＣを駆動する信号の配線である。 この回路の動作を第６図（ｂ）のタイミングチャートを
用いて説明する。電圧降圧回路は外部電源電圧入力端子
５０に外部電源電圧Ｖｃｃが印加されると内部電源電圧
Ｖムを出力する。データ線のプリチャージ電圧とプレー
トの電圧を発生する回路６０はデータ線のプリチャージ
電圧としてＶＬ／２、プレートの電圧としてＶＬ／２の
電圧を出力する。 さて、メモリが待機時、センスアンプの駆動回路ＳＡＤ
にはいる信号（センスアンプ駆動信号）Ｐい／Ｐ２はそ
れぞれ低電位、高電位となっている。また、すべてのワ
ード線、Ｙデコーダの出力線はＯｖとなっている。デー
タ線のプリチャージ信号／Ｐが高電位であるのですべて
のデータ線はプリチャージ回路ＰＣによりＶＬ／２に充
電される。センスアンプの共通駆動線Ｃ５Ｐ、Ｃ５Ｎも
ＶＬ／２に充電される（共通駆動線のプリチャージ回路
は図示せず）、共通データ線はＶｔ、／２に充電されて
いる。 メモリの読出し動作は次のようである。プリチャージ信
号／Ｐが低電位となる。次に、Ｘデコーダによりワード
線Ｗ。が選択され、高電位になる。 これにより、ワードｍｗ、につながるメモリセルからデ
ータ線に信号が取り出される。ここではデータ線り。、
Ｄｎに信号が呪われる。これによりり。、Ｄｎの電位は
Ｖｔ、／２から少し変化する。一方、データ線／Ｄ、、
／Ｄ、（７）電位はＶＬ／２＋７）ままである。次に、
センスアンプ駆動信号Ｐ工、／Ｐ工がそれぞれ高電位、
低電位となりセンスアンプを動作させる。これにより対
となるデータ線は高電位のＶＬ、低電位のＯｖにわかれ
る。この後、Ｘデコーダによりスイッチ回路ＹＳのうち
一つが選択される。ここでＹｏが高電位になるとすると
、データ線Ｄ０、／Ｄ０と共通データ線ＣＤ、／ＣＤが
つながる。これによりメモリセルから取り比された信号
は共通データ線に取り出される。この信号はさらに増幅
されチップ外に取り出される。この後、ＹｏがＯｖにな
る。次に、ワード線ｗ０がｏＶになる。次に、センスア
ンプ駆動信号Ｐ工、／Ｐ工がそれぞれ低電位、高電位と
なる。その後、プリチャージ信号／Ｐが高電位となり、
データ線、センスアンプの共通駆動線Ｃ５Ｐ、Ｃ５Ｎを
ＶＬ／２に充電する。 メモリセルへの書込み動作は次のようである。 センスアンプＳＡがメモリセルから取り出した信号を増
幅するまでは読出し動作と同じである。次に、Ｘデコー
ダによりスイッチ回路ＹＳのうち一つが選択される。こ
こでＹｏが高電位になるとすると、データ線Ｄｏ 、
／ Ｄ ０と共通データ線ＣＤ、／ＣＤがつながる。こ
の時、データ入力バッフ７（ここでは図示せず）にチッ
プ外部からデータが入力される。このデータが共通デー
タ線、データ線を介してメモリセルに書き込まれる。こ
の後、ＹｏがＯＶになる。次に、ワード１１ｗａがＯＶ
になる０次に、センスアンプ駆動信号Ｐい／Ｐ、がそれ
ぞれ低電位、高電位となる。その後、プリチャージ信号
／Ｐが高電位となり、データ線、センスアンプの共通駆
動線Ｃ５Ｐ、Ｃ８ＮをＶｔ、／２に充電する。 以上述べたように、電圧降圧回路の負荷容量はセンスア
ンプが動作するとき非常に大きくなり。 センスアンプがオフ状態のときほとんど無くなる。 したがって、メモリアレー用の電圧降圧回路では位相補
償回路を電圧降圧回路の出方端に設けることにより安定
化が図れる。 以上、電圧降圧回路の位相補償を例に本発明を述べたが
、本発明は増幅回路を用いた電源回路で、負荷回路が容
量性の負荷を充放電する回路であれば前記各実施例と同
様の効果が得られる。 【発明の効果】 電圧降圧回路に用いている増幅回路の利得は周波数がポ
ール周波数を越えて増加してもＯｄＢ以下になるまで一
２０ｄＢ／ｄｅｃの傾きで減少する。したがって、利得
がＯｄＢ以上で位相が１８０度ずれることはない、これ
により電圧降圧回路の安定化が図れる。また、増幅回路
Ａ□の方がＡ２より高い周波数まで動作するので外部電
源電圧に周波数の高いノイズが乗っても内部電源電圧が
変動しない。
第１図は本発明の一実施例の電圧降圧回路を搭載した半
導体装置の回路図と利得−周波数特性図、第２図は従来
の電圧降圧回路を搭載した半導体装置の概略構成図、第
３図は従来の電圧降圧回路を搭載した半導体装置の回路
図と利得−周波数特性図、第４図は本発明の一実施例の
電圧降圧回路を搭載した半導体装置の回路図と利得−周
波数特性図、第５図は本発明の一実施例の電圧降圧回路
を搭載した半導体装置の回路図と利得−周波数特性図お
よび位相−周波数特性図、第６図は本発明の一実施例の
電圧降圧回路を搭載した半導体装置の回路図とタイミン
グチャートである。 符号の説明 １０・・・半導体チップ、２０・・・電圧降圧回路、３
０・・・負荷回路、４０・・・基準電圧発生回路、５０
・・・外部電源電圧の入力端子、Ａ・・・増幅回路、Ｃ
Ｃ・・・位相補償回路、ＭＡ・・・メモリアレー、ＸＤ
・・・Ｘデコーダ、ＹＤ・・・Ｘデコーダ、ＭＣ−・・
メモリセル、ＰＣ・・・プリチャージ回路、ＳＡ・・・
センスアンプ、ＹＳ・・スイッチ回路。 ＳＡＤ・・・センスアンプ駆動口 集 ７に音ア電ジ駅′ｗ斤 Ｖｃｃ＝ ψ今７７゜ あ 日 （へ） 系 図 ８３ ＠ （久） 第 図 （Ｃ） ）ＴＩ蹟数（Ｈｔ） 藁 図 （へ） １４図 （へ） Ｙ ４ 図 （し） ｕ道Ｎ （Ｈｔ） １ ５ 口 （ｂ） 爆 す 図 （＾） ｃｏ、Ｃｐ Ｖ１／２ 巣 乙 図 （し）
導体装置の回路図と利得−周波数特性図、第２図は従来
の電圧降圧回路を搭載した半導体装置の概略構成図、第
３図は従来の電圧降圧回路を搭載した半導体装置の回路
図と利得−周波数特性図、第４図は本発明の一実施例の
電圧降圧回路を搭載した半導体装置の回路図と利得−周
波数特性図、第５図は本発明の一実施例の電圧降圧回路
を搭載した半導体装置の回路図と利得−周波数特性図お
よび位相−周波数特性図、第６図は本発明の一実施例の
電圧降圧回路を搭載した半導体装置の回路図とタイミン
グチャートである。 符号の説明 １０・・・半導体チップ、２０・・・電圧降圧回路、３
０・・・負荷回路、４０・・・基準電圧発生回路、５０
・・・外部電源電圧の入力端子、Ａ・・・増幅回路、Ｃ
Ｃ・・・位相補償回路、ＭＡ・・・メモリアレー、ＸＤ
・・・Ｘデコーダ、ＹＤ・・・Ｘデコーダ、ＭＣ−・・
メモリセル、ＰＣ・・・プリチャージ回路、ＳＡ・・・
センスアンプ、ＹＳ・・スイッチ回路。 ＳＡＤ・・・センスアンプ駆動口 集 ７に音ア電ジ駅′ｗ斤 Ｖｃｃ＝ ψ今７７゜ あ 日 （へ） 系 図 ８３ ＠ （久） 第 図 （Ｃ） ）ＴＩ蹟数（Ｈｔ） 藁 図 （へ） １４図 （へ） Ｙ ４ 図 （し） ｕ道Ｎ （Ｈｔ） １ ５ 口 （ｂ） 爆 す 図 （＾） ｃｏ、Ｃｐ Ｖ１／２ 巣 乙 図 （し）
Claims (1)
- 【特許請求の範囲】 １、半導体チップの外部から供給する電源電圧を受けて
チップ内で使う電圧を作る第１の回路と、第１の回路で
作った電圧を使って動作する第２の回路を含み、第１の
回路は少なくとも二つの増幅回路の従属接続回路を含み
、その二つの増幅回路の後段の増幅回路の出力端子に第
２の回路をつないだ半導体装置で、上記増幅回路の後段
の増幅回路の出力端子に増幅回路の入力信号と出力信号
の位相のずれを小さくする位相補償回路を接続したこと
を特徴とする半導体装置。 ２、半導体チップの外部から供給する電源電圧を受けて
チップ内で使う電圧を作る第１の回路と、第１の回路で
作った電圧を使って動作する第２の回路を含み、第２の
回路は容量性の負荷を充放電する回路であり、第１の回
路は少なくとも二つの増幅回路の従属接続回路を含み、
その二つの増幅回路の後段の増幅回路の出力端子に第２
の回路をつないだ半導体装置で、上記増幅回路の後段の
増幅回路の出力端子に増幅回路の入力信号と出力信号の
位相のずれを小さくする位相補償回路を接続したことを
特徴とする半導体装置。 ３、該第２の回路はダイナミックメモリを構成する回路
であることを特徴とする特許請求の範囲第２項記載の半
導体装置。 ４、該第２の回路はダイナミックメモリの内、少なくと
も情報を蓄積するメモリセル、メモリセルへの情報の入
力、出力に使われるデータ線を含むメモリアレーである
ことを特徴とする特許請求の範囲第２項記載の半導体装
置。 ５、該位相補償回路は抵抗とコンデンサの直列接続の回
路であることを特徴とする特許請求の範囲第２項、第３
項、第４項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105400A JPH046693A (ja) | 1990-04-23 | 1990-04-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105400A JPH046693A (ja) | 1990-04-23 | 1990-04-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH046693A true JPH046693A (ja) | 1992-01-10 |
Family
ID=14406585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2105400A Pending JPH046693A (ja) | 1990-04-23 | 1990-04-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH046693A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7208924B2 (en) | 2002-06-20 | 2007-04-24 | Renesas Technology Corporation | Semiconductor integrated circuit device |
-
1990
- 1990-04-23 JP JP2105400A patent/JPH046693A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7208924B2 (en) | 2002-06-20 | 2007-04-24 | Renesas Technology Corporation | Semiconductor integrated circuit device |
| US7320482B2 (en) | 2002-06-20 | 2008-01-22 | Hitachi Ulsi Systems Co., Ltd. | Semiconductor integrated circuit device |
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