JPH0467822U - - Google Patents

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JPH0467822U
JPH0467822U JP11093890U JP11093890U JPH0467822U JP H0467822 U JPH0467822 U JP H0467822U JP 11093890 U JP11093890 U JP 11093890U JP 11093890 U JP11093890 U JP 11093890U JP H0467822 U JPH0467822 U JP H0467822U
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transistor
input
state
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signal
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JP11093890U
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Description

【図面の簡単な説明】
第１図及び第２図はそれぞれ本考案の第１及び
第２の実施例を示す回路図、第３図及び第４図は
それぞれ第２図に示された実施例のパルス発生回
路の具体例を示す回路図及びこのパルス発生回路
の動作を説明するための各部信号の波形図、第５
図及び第６図はそれぞれ従来の半導体集積回路の
第１及び第２の例を示す回路図である。 １……Ｎ型デイプレツシヨントランジスタ、２
……入力バツフア回路、３，３Ａ……ゲート制御
回路、４ｉ……出力バツフア回路、３１……パル
ス発生回路、３２……遅延回路、Ｃ１……コンデ
ンサ、Ｇ１〜Ｇ４……ＮＯＲゲート、Ｉ１〜Ｉ４
……インバータ、Ｑ１〜Ｑ８，Ｑ１１〜Ｑ１Ｎ…
…トランジスタ、Ｒ１……抵抗、Ｔ１……信号入
力端子。

Claims (1)

    【実用新案登録請求の範囲】
  1. 入力端を信号入力端子と接続しゲートに入力さ
    れる制御信号のレベルに応じて前記入力端と出力
    端との間の抵抗の値が変化するデイプレツシヨン
    型のトランジスタと、このトランジスタの出力端
    の信号をバツフア増幅する入力バツフア回路と、
    一端を前記入力バツフア回路の入力端と接続し他
    端を基準電位点と接続するコンデンサと、電源電
    圧が予め設定されたレベルより高いとき及び出力
    バツフア回路の出力信号のレベル遷移時の少なく
    とも何れか一方の時、並びに電源しや断時及び待
    機動作時の第１の状態のときに前記トランジスタ
    の入力端・出力端間の抵抗を第１の値にし、前記
    第１の状態以外の通常動作状態の第２の状態のと
    き前記抵抗を前記第１の値より低い第２の値にす
    る前記制御信号を出力するゲート制御回路とを有
    することを特徴とする半導体集積回路。
JP11093890U 1990-10-23 1990-10-23 Pending JPH0467822U (ja)

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JP11093890U JPH0467822U (ja) 1990-10-23 1990-10-23

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JPH0467822U true JPH0467822U (ja) 1992-06-16

Family

ID=31858345

Family Applications (1)

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JP11093890U Pending JPH0467822U (ja) 1990-10-23 1990-10-23

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JP (1) JPH0467822U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007220901A (ja) * 2006-02-16 2007-08-30 Elpida Memory Inc 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
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