JPH0468403A

JPH0468403A - ファジィ知識ベース構築装置

Info

Publication number: JPH0468403A
Application number: JP2181311A
Authority: JP
Inventors: Ritsu Katayama; 片山　立
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1990-07-09
Filing date: 1990-07-09
Publication date: 1992-03-04
Anticipated expiration: 2011-09-11
Also published as: JP2532976B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、ファジィルールに基づいて制御を行うファジ
ィ制御装置のための、ファジィ知識ベースを構築するフ
ァジィ知識ベース構築装置に関するものである。

（ロ）従来の技術ファジィ制御は、メンバシップ関数とファジィルールか
らなるファジィ知識に基づいて、例えば制御（応答）偏
差やその差分情報がら制御対象に応じた最適な操作量を
演算により求めて制御を行つ。

これにより、従来のＰＩＤ（比例、積分、微分）制御な
どでは得られない非線形で且つ可変ゲインが容易に実現
でき、高精度の制御が可能である。このため、非常に多
くの制御系への適用がされている。

良好なファジィ制御を行うためには、制御対象に適した
ファジィ知識の構築が重要である。

そこで、例えば、「自己調整ファジィ制御装置の設計Ｊ
　　（１９８９年、第５回ファジィシステムシンポジウ
ム講演論文集、第８９頁乃至第９４頁）では、前件部変
数として制御偏差、制御偏差の１階差分、制御偏差の２
階差分をと９、後件部変数として操作量の１階差分をと
り、３つの前件部変数を夫／？　Ｎ　（ｎｅｇａｔｉｖ
ｅ　：負）　、Ｚ　（ｚｅｒｏ：零）、Ｐ（ｐｏｓｉｔ
ｉｖｅ　：正）にファジィ分割した結果から得られるフ
ァジィ制御ルールから構成されるファジィ制御装置にお
いて、ファジィ制御装置の入出力値を規格化するスケー
リングファクタを学習により調整した後、制御動作中に
制御応答がサンプリングにより得られた時点で、ファジ
ィ制御ルールの結論部（後件部における操作量）を修正
して目標の応答を得るようにファジィ制御ルールの自動
チューニングを行っている。

このように、−旦構築したファジィ知識（上述の例では
そのうちのファジィルールに対して）の修正を行うこと
でファジィ知識の制御系に対する最適化が行われる。

（ハ）発明が解決しようとする課題しかしながら、ファジィ知識の修正をするためには、修
正する前の初期のファジィ知識を予め構築する必要があ
る。

従来は、初期のファジィ知識は、設計者が、入力変数に
対して適当なファジィ分割を与え、更にメンバシップ関
数とファジィルールの初期値を考えて、構築しなければ
ならない。しかし、ファジィ知識を何もない状態から構
築するのは容易ではなかった。

また、このとき、ファジィ知識に不適当な初期値を設定
すると、十分な収束性が確保できず、良好な制御ができ
ない虞があった。

本発明は、斯様な点に鑑みて成されたもので、良好な制
御が可能なファジィ知識を自動的に作成し、ファジィ知
識ベースとして構築するファジィ知識ベース構築装置を
提供するものである。

（ニ）課題を解決するための手段本発明は、ファジィ知識ベース構築装置であって、ＰＩ
Ｄパラメータのうち少なくとも一つのパラメータを格納
するパラメータ格納手段と、前件部変数となる入力変数
の分割数及び範囲を格納する分割情報格納手段と、該分
割情報格納手段に格納された分割数及び範囲に応じて入
力変数をファジィ分割しその入力変数のメンバシップ関
数を生成する入力変数分割手段と、該入力変数分割手段
で分割された入力変数の各分割部分の代表値と前記パラ
メータ格納手段に格納されたパラメータの値に従ってフ
ァジィルールの後件部を計算しファジィルールを生成す
る後件部決定手段と、該後件部決定手段で生成されたフ
ァジィルールと前記入力変数分割手段で生成されたメン
バシップ関数を記憶するファジィ知識記憶手段とを備え
るものである。

（ホ）作用パラメータ格納手段にＰＩＤ制御を行うためのＰＩＤパ
ラメータが格納され、分割情報格納手段に入力変数の分
割数及び範囲が格納されると、入力変数分割手段で前件
部変数となる入力変数の標準的なファジィ分割がされ、
メンバシップ関数が生成される。そして、後件部決定手
段で入力変数の状態に応じて、パラメータ格納手段に格
納されたパラメータに従い後件部が計算される。而して
、ある前件部変数に対する後件部が決定し、自動的にフ
ァジィルールが生成される。

（へ）実施例第１図は、本発明装置一実施例の概略構成図である。

（１）は第２図に示すＰＩＤＩＩｊ御装置において良好
なＰｒＤ制御を行うために最適化されたＰＩＤパラメー
タを格納するパラメータ格納手段としてのパラメータレ
ジスタ、　（２）はファジィルールの前件部変数となる
入力Ｉ数のファジィ分割数と、その範囲（例えば変数が
取り得る最大値及び最小値）を、各入力変数毎に格納す
る分割情報格納手段としての分割情報レジスタで、これ
らパラメータレジスタ（１）、分割情報レジスタ（２）
には、キーボードを備えた入力回路（３）からの操作に
より夫々の値が入力格納される。

（４）は、分割情報レジスタ（２）に格納された入力変
数の分割情報に基づいて、各入力変数を設定された分割
数にファジィ分割し、標準的なメンバシップ関数を生成
する入力変数分割手段としての入力変数分割回路である
。

（５）は、入力変数分割回路（４）で分割された入力変
数の各ラベルの代表値（メンバシップ関数の成立度が１
の値）を入力し、パラメータレジスタ（１）に格納され
たＰＩＤパラメータからファジィルールの後件部とする
出力値を計算してファジィルールを生成する後件部決定
手段としてのファジィルール生成回路で、超平面フィー
ドバック則生成部（６）にＰＩＤパラメータに基づいて
設定された超平面フィードバック則に従って後件部の計
算を行う。

（７）は、入力変数分割回路（４）で生成された各入力
変数（前件部変数）のメンバシ・ノブ関数と、ファジィ
ルール生成回路（５）で生成されたファジィルールを記
憶するファジィ知識記憶手段としてのファジィ知識ベー
スである。

ここで、ＰＩＤパラメータについて、第２図に示すＰＩ
Ｄ制御装置と共に説明する。

（２１）は、制御対象（２２）の制御応答Ｘを設定値ｒ
に制御するためのＰＩＤ制御装置で、制御対象（２２）
からの設定値ｒと現在のサンプル時点ｔにおける制御応
答Ｘとの制御偏差ｅ　（＝ｘ−ｙ）と、ｅ　（７）　１
階微分ｄｅと、ｅに２階微分ｄ’ｅとがＰＩＤ演算部（
２３）に入力され、ＰＩＤ演算部（２３）では、ＰＩＤ
パラメータ記憶部（２４）に記憶されたＰＩＤパラメー
タＫｌ、　　Ｋｐ、　Ｋｏに基づいて操作量ｍの１階微
分ｄｍを演算し出力する。

そして、そのｄｍを積分器（２５）で時間について１階
積分し操作量ｍを制御対象（２２）に出力する。これに
より、制御対象（２２）の制御応答Ｘが設定値ｒへと制
御される。

通常のＰＩＤ演算は、例えば設定値ｒと現在のサンプル
時点ｔにおける制御応答Ｘとの制御偏差ｅ　（＝ｘ−ｙ
）と、ｅの１階積分（和分）５ｅｄｔ、ｅの１階微分（
差分）ｄｅから制御対象に対する操作量ｍを次式のよう
に演算する。

ｍ＝に、・５ｅｄｔ　＋Ｋｐ・ｅ＋ＫＤｄｅこの操作量
ｍを得るためのＫｌ＋　ＫＰ、ＫＤがＰＩＤパラメータ
で、制御対象に応じてＸをｒへとより良く制御するよう
に設定される。

第２図に示すＰＩＤ制御装置においては、ファジィ知識
（ファジィルールやメンバシップ関数）に基づくファジ
ィ制御装置の構成を考慮して、上式の微分表現である次
式に基づいてＰＩＤ演算を行うものとする。

ｄｍ　＝　Ｋ　Ｉ−ｅ　＋　Ｋｐ−ｄｅ　＋　Ｋ、、−
ｄ”ｅ即ち、ＰＩＤ演算部（２３）ではフィードバック
則であるこの式に従って演算を行ってｄｍを出力し、積
分器（２５）で積分して操作量ｍが得られる。尚、積分
！（２５）における積分開始時刻ｔ０のｍの初期値ｍｏ
＝ｍ（ｔｏ）は、積分器にて適当に与えられる。

次に本発明一実施例について説明する。

まず、第２図の如きＰＩＤ制御装置において、最適なＰ
ＩＤ制御が実現されるように、ＰＩＤパラメータを公知
の技術でチューニングして、最適ＰＩＤパラメータを得
る。この最適ＰＩＤパラメータをに、”、にば　Ｋ　Ｄ
＊とすると、最適ＰＩＤパラメータに基づくフィードバ
ック則Ｐ　：　　（ｅ、ｄｅ、ｄ”ｅ）−＋　ｄｍは、４次元
直交空間［ｅ　Ｘｄｅ　Ｘｄ’ｅ　ｘｄｍ］内の超平面ｄｍ　＝　Ｋビ・ｅ　＋　Ｋ　ｐ”ｄ　ｅ　＋　Ｋ　Ｄ
”ｄ’　ｅで表現される。

この最適化ＰＩＤパラメータにビ＋　Ｋｐ”ｌ　ＫＤ′
を入力回路（３）から入力し、パラメータレジスタ（１
）に格納する。このとき、入力回路（３）のキーボード
等を操作してパラメータを入力しても、入力回路（３）
とＰＩＤ制御装置のＰＩＤパラメータ記憶部（２４）を
接続してオンラインでパラメータを取り込んでも良い。

尚、ＰＩＤ制御ではなくてＰＩ制御あるいはＰＤ副制御
けの場合には、その制御系に応じて必要なパラメータが
パラメータレジスタ（１）に格納される。

更に、パラメータレジスタ（１）に格納されたパラメー
タの種類に応じて、入力回路（３）からファジィルール
の前件部変数となる各入力変数の（ｅ＋　ｄｅ、ｄ”ｅ
の全部か一部）の範囲（例えば各変数が取り得る値の最
大値、最小値で定義される）と、その分割数を入力する
。

入力された各変数の範囲（定義域）とその分割数は、分
割情報レジスタ（２）に格納される。

分割情報レジスタ（２）に各入力変数の分割情報が格納
されると、入力変数分割回路（４）が各入力変数の標準
的な分割と分割に合わせてメンバシップ関数の作成を行
う。

例えば、ｅ、ｄｅ、ｄ”ｅに対して、夫々、範囲（最大
値、最小値）として（ｅ　ｍａ＊、−ｅ　ｍａｊ、（ｄ
ｅ−ａｚ、ｄｅ　ｍｓｊ、（ｄ”　ｅ　ｍａｘ＋　　ｄ
”　ｅ　ｍａｊが、分割数として全て７が設定されたと
すると、第３図に示すように、範囲（定義域）を入力変
数の軸上で７等分する。そして、分割した入力変数夫々
に、分割した部分領域に分割数だけラベルを付し、各入
力変数軸を台集合として標準的なメンバシップ関数を生
成する。標準的なメンバシップ関数としては、例えば第
３図に示すような、分割された各入力変数軸上の部分領
域の中点を成立度１の頂点とし、隣接する２つの部分領
域の中点（成立度０の点）と頂点を結んだ二等辺三角形
型のものを生成する。但し、部分領域の最大と最小のメ
ンバシップ関数は二等辺三角形とはならず台形型のもの
となる。また、これに限らず、標準型のメンバシップ関
数として、部分領域の中点を成立度ｌの頂点とするよう
な釣り鐘型のものでも良い更に、入力変数分割回路（４）は、ファジィルールの前
件部変数となる入力変数毎に、生成したメンバシップ関
数の各ラベルの代表値、例えばメンバシップ関数の成立
度が１のときの値、即ち入力変数軸上での各部分領域の
中点の値を、入力変数（前件部変数）の分割数に応じた
標準型のファジィルールと共にファジィルール生成回路
（５）に出力する。

標準型のファジィルールは、ＰＩＤ制御系では、第１の
前件部変数ｅをＬ個、第２の前件部変数ｄｅをＭ個、第
３の前件部変数ｄ”ｅをＮ個にファジィ分割した場合、
ファジィルールＲ，□は、Ｒ：、ｈ：ＩＦ　　ｅ＝ｅ　Ｉ　ＡＮＤｄｅ＝ｄｃ。

ＡＮＤ　ｄ’　ｅ　＝ｄ’　ｅ　ｋＴＨＥＮ　ｄｍ　＝
ｄｍ　＋４゜１＝１．・・乱、ｊ＝１．・・・、Ｍ、に
＝１．・・・、Ｎ（夫々ラベルに対応する）で与えられる。

尚、この場合は前件部変数がｅとｄｅとｄ”ｅの３つか
らなるＰｒＤＩＩＪ御系であるが、ＰＩ制御系やＰＤ制
御系では、夫々、前件部変数がｅとｄｅ、ｄｅとｄ！ｅ
となり、ファジィルールＲ０、Ｒ。

、は、Ｒ１：ＩＦ　ｅ＝ｅＩ　ＡＮＤｄｅ＝ｄｅｌＴＨＥＮ　
ｄｍ　＝　ｄｍ　１１ｉ４．＝・、Ｌ、ｊ＝１．・・・１ＭＲ４−ｆＦｄｅ　＝ｄｅ　４　ＡＮＤ　ｄ’ｅ　＝ｄ’
ｅ　。

ＴＨＥＮ　ｄｍ　＝　ｄｍ　１ｂＪ＝１．　＋、　Ｍ、　ｋ＝１．・・・、Ｎとなる。

さて、超平面フィードバック則生成部（６）では、パラ
メータレジスタ（１）に格納されたＰＩＤパラメータＫ
ｌ　ｌ　　ＫＰ　、　　Ｋ、”から、これらパラメータ
に基づくフィードパ７り則ｄｍ＝にビｅ　＋　ＫＰ′ｄｅ　＋　Ｋ、”ｄ’ｅを生
成し保持しておく。

そして、ファジィルール生成回路（５）に前件部変数の
各ラベルの代表値と標準型のファジィルールが入力され
ると、ファジィルール生成回路（５）は、各ファジィル
ール毎（ｉ＝１．・・・、Ｌ、Ｊ＝１．・・・、Ｍ、に
＝１．・・・、Ｎ）に対応する前件部変数の代表値をフ
ィードバック則に代入してｄｍを算出し、算出したｄｍ
をそのファジィルールにおける後件部の実数値とする。

即ち、各ファジィルールにおける後件部の実数値はｄｍ
は、上述のフィードバック則に従って、ｄｍ　＋　Ｉｈ
＝　Ｋ　Ｉ”・ｅ　、＋　Ｋ　ｐ”Ｊｅ　）＋　Ｋ　ｐ
”ｄ”　ｅ　ｂｉ＝１．・・・、Ｌ、ｊ＝１．＝・、　
Ｍ、　ｋ＝１．−、　Ｎで与えられる。

ファジィルール生成回路（５）は、後件部の実数値ｄｍ
を算出すると、標準型のファジィルールの前件部変数の
状態の部分（ｅ、、ｄｅｌ、ｄ”ｅｋ）を前件部変数と
して代入した代表値のラベルに置き換え、後件部の出力
する値（ｄｍｌ、ｋ）を算出した実数値に置き換えてフ
ァジィルールを生成する。

而して、生成されたファジィルールは、入力変数分割回
路（４）で生成されたメンバシップ関数と共に、ファジ
ィ知識ベース（７）に記憶される。これにより、最適化
されたＰＩＤパラメータに基づく超平面フィードバック
則に極めて近似するファジィ知識ベースが自動的に構築
される。

尚、ＰＩＤ制御系でなく、ＰＩ制御系あるいはＰＤ制御
系では、夫々の前件部変数（入力変数）の代表値から後
件部の実数値ｄｍが算出される。

例えば、ＰＩ制御系では、ｄｍ、１＝にビーｅ　、十に、”−ｄｅ　４１＝１．・
・・、Ｌ、ｊ＝１．＝・１Ｍ、で算出され、ＰＤ制御系
ではｄｒｒＢｈ＝Ｋｐ”・ｄｅ　Ｈ＋ＫＤ＠−ｒ３″ｅ。

Ｊ＝１．・・、Ｍ、に＝１．・・・、Ｎで算出される。

斯様にして構築されたファジィ知識ベースは、必要に応
じて、更に最適化、チューニングがされる。そして、第
４図に示す様に、第２図のＰＩＤ制御装置のＰＩＤ演算
部（２３）の代わりにファジィ推論部（４１）を備えた
ファジィ制御装置において、ＰＩＤパラメータ記憶部（
２４）の代わりに上述の如く構築されたファジィ知識ベ
ース（７）が備えられ、制御対象（２２）に対する制御
が行われる。

（ト）発明の効果本発明は、以上の説明から明らかなように、制御対象に
対する良好な制御がなされるように設定されたＰＩＤパ
ラメータから、入力される前件部変数の分割数と範囲に
従って、設定されたＰＩＤパラメータに基づくフィード
バック則に極めて近似した制御を行うファジィルールを
自動的に生成する。即ち、従来人手で行っていたファジ
ィルールの構築の自動化ができる。また、ＰＩＤパラメ
ータに基づくフィードバック則に極めて近似した制御を
行うファジィルールの構築がされるので、少なくともＰ
ＩＤ制御と同等の制御ができ、制御量の状態軌跡に沿っ
て構築されたファジィルールよりも良好な制御を行うこ
とが可能になる。

【図面の簡単な説明】

第１図は本発明装置一実施例の概略構成図、第２図はＰ
ＩＤ制御装置の概略構成図、第３図は本発明一実施例に
係るメンバシップ関数を示す図、第４図はファジィ制御
装置の概略構成図である。（１）・・・パラメータレジスタ（パラメータ格納手段
）、（２）・・・分割情報レジスタ（分割情報格納手段
）、（３）・・・入力回路、（４）・・・入力変数分割
回路（入力変数分割手段）、（５）・・・ファジィルー
ル生成回路（後件部決定手段）、（６）・・・超平面フ
ィードバック則生成部、（７）・・・ファジィ知識ベー
ス（ファジィ知識記憶手段）、（２２）・・・制御対象
、（２３）・・・ＰＩＤ演算部、（２４）・・・ＰＩＤ
パラメータ記憶部、（２５）・・・積分器、（４１）・
・・ファジィ推論部。

Claims

【特許請求の範囲】

（１）ＰＩＤパラメータのうち少なくとも一つのパラメ
ータを格納するパラメータ格納手段と、前件部変数とな
る入力変数の分割数及び範囲を格納する分割情報格納手
段と、該分割情報格納手段に格納された分割数及び範囲
に応じて入力変数をフアジィ分割しその入力変数のメン
バシップ関数を生成する入力変数分割手段と、該入力変
数分割手段で分割された入力変数の各分割部分の代表値
と前記パラメータ格納手段に格納されたパラメータの値
に従ってフアジイルールの後件部を計算しファジィルー
ルを生成する後件部決定手段と、該後件部決定手段で生
成されたファジィルールと前記入力変数分割手段で生成
されたメンバシップ関数を記憶するファジィ知識記憶手
段とを備えることを特徴とするファジィ知識ベース構築
装置。
（２）前記後件部決定手段で用いられる入力変数の各分
割部分の代表値は、メンバシップ関数の成立度が１の値
であることを特徴とする請求項１記載のファジィ知識ベ
ース構築装置。