JPH0468564A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH0468564A JPH0468564A JP2182068A JP18206890A JPH0468564A JP H0468564 A JPH0468564 A JP H0468564A JP 2182068 A JP2182068 A JP 2182068A JP 18206890 A JP18206890 A JP 18206890A JP H0468564 A JPH0468564 A JP H0468564A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製法、特に共通の半導体基体に
、ｎチャンネル電界効果トランジスタ（ｎＭＣ）Ｓ−Ｆ
ＥＴ）とＰチャンネル電界効果トランジスタ（ｐＭＯ３
−ＦＥＴ）とを有する例えばいわゆるＣ−ＭＯＳが形成
された半導体装置の製法に係わる。
、ｎチャンネル電界効果トランジスタ（ｎＭＣ）Ｓ−Ｆ
ＥＴ）とＰチャンネル電界効果トランジスタ（ｐＭＯ３
−ＦＥＴ）とを有する例えばいわゆるＣ−ＭＯＳが形成
された半導体装置の製法に係わる。
本発明は半導体装置の製法において、半導体基体に、そ
れぞれ回路素子形成部となる第１導電型領域及び第２導
電型領域を有し、素子分離用トレンチが設けられて成る
半導体装置の製法において、この半導体基体に素子分離
用トレンチを形成し、このトレンチ内に絶縁材を充填し
た後、第１導電型領域と第２導電型領域とを所定部に形
成するためのウェル領域形成の不純物のイオン注入を行
うイオン注入工程とを経ることによって、製造方法の簡
易化、特に製造工程数の減少化をはかる。
れぞれ回路素子形成部となる第１導電型領域及び第２導
電型領域を有し、素子分離用トレンチが設けられて成る
半導体装置の製法において、この半導体基体に素子分離
用トレンチを形成し、このトレンチ内に絶縁材を充填し
た後、第１導電型領域と第２導電型領域とを所定部に形
成するためのウェル領域形成の不純物のイオン注入を行
うイオン注入工程とを経ることによって、製造方法の簡
易化、特に製造工程数の減少化をはかる。
従来、第４図にその製造工程図を示すように、例えばＣ
−ＭＯＳを有する半導体集積回路を製造する場合、先ず
第４図Ａに示すように、ｐ型またはｎ型の高比抵抗半導
体より成る半導体基体（１）例えばＳｉ基体を用意し、
その表面に後述するマークを形成するための材料層（２
２）を、例えば基体（１）の表面熱酸化によって形成す
る。
−ＭＯＳを有する半導体集積回路を製造する場合、先ず
第４図Ａに示すように、ｐ型またはｎ型の高比抵抗半導
体より成る半導体基体（１）例えばＳｉ基体を用意し、
その表面に後述するマークを形成するための材料層（２
２）を、例えば基体（１）の表面熱酸化によって形成す
る。
次に材料層（２２）に対して、第４図Ｂに示すように、
フォトリソグラフィを用いたＲＩＥ（反応性イオンエツ
チング）によるパターンエツチングを行って、所定位置
に所定形状のターゲラ） （２３）を形成し、このマー
ク形成のフォトリソグラフィで用いたフォトレジストを
除去し、その後このターゲット（２３）を目印として、
例えばＰ型ウェルとｎ型ウェルとをそれぞれ形成して、
各ウェルによるＰ型頭域（２４）とｎ型領域（２５）と
を形成する。これら各領域（２４）及び（２５）、即ち
各ウェル領域の形成は、ターゲットを目印に先ず例えば
ｎ型ウェルを形成するためのＰ型不純物のイオン注入作
業を行い、次に他方のｎ型ウェルを形成するためのｎ型
不純物のイオン注入作業を行う。その後これら注入不純
物の活性化と拡散の熱処理を行って、各ｎ型及びｎ型ウ
ェル領域によるｎ型頭域（２４）及びｎ型領域（２５）
を形成する。
フォトリソグラフィを用いたＲＩＥ（反応性イオンエツ
チング）によるパターンエツチングを行って、所定位置
に所定形状のターゲラ） （２３）を形成し、このマー
ク形成のフォトリソグラフィで用いたフォトレジストを
除去し、その後このターゲット（２３）を目印として、
例えばＰ型ウェルとｎ型ウェルとをそれぞれ形成して、
各ウェルによるＰ型頭域（２４）とｎ型領域（２５）と
を形成する。これら各領域（２４）及び（２５）、即ち
各ウェル領域の形成は、ターゲットを目印に先ず例えば
ｎ型ウェルを形成するためのＰ型不純物のイオン注入作
業を行い、次に他方のｎ型ウェルを形成するためのｎ型
不純物のイオン注入作業を行う。その後これら注入不純
物の活性化と拡散の熱処理を行って、各ｎ型及びｎ型ウ
ェル領域によるｎ型頭域（２４）及びｎ型領域（２５）
を形成する。
その後ターゲラ） （２３）を目印に、所定位置例えば
各領域（２４）及び（２５）間、更に各領域（２４）及
び（２５）内の所定部にトレンチ（３０）をフォトリソ
グラフィを用いたＲＩＥによって形成する。このトレン
チ（３０）の形成は、例えば第４図Ｃに示すように、熱
酸化によりＳｉＯ２層（２ε）を例えば１０００人の厚
さに全面的に形成して後、これの上に１５００人の厚さ
に多結晶シリコン層（２７）を形成し、フォトレジスト
（２８）を全面的に塗布し、これを露光現像して、トレ
ンチ形成部に芯（３０）を穿設する。
各領域（２４）及び（２５）間、更に各領域（２４）及
び（２５）内の所定部にトレンチ（３０）をフォトリソ
グラフィを用いたＲＩＥによって形成する。このトレン
チ（３０）の形成は、例えば第４図Ｃに示すように、熱
酸化によりＳｉＯ２層（２ε）を例えば１０００人の厚
さに全面的に形成して後、これの上に１５００人の厚さ
に多結晶シリコン層（２７）を形成し、フォトレジスト
（２８）を全面的に塗布し、これを露光現像して、トレ
ンチ形成部に芯（３０）を穿設する。
そして、第４図りに示すように、ＲＩＥによって深さ例
えば５０００人にトレンチ（３０）を形成した後、各ト
レンチ（３０）の内面から、ｐチャンネルストップ領域
及びｎチャンネルストップ領域形成のための各ｎ型及び
ｎ型の不純物のイオン注入を行う。
えば５０００人にトレンチ（３０）を形成した後、各ト
レンチ（３０）の内面から、ｐチャンネルストップ領域
及びｎチャンネルストップ領域形成のための各ｎ型及び
ｎ型の不純物のイオン注入を行う。
その後第４図Ｅに示すように、トレンチ（３０）内を含
んで熱酸化等によりＳｉＯ□膜（３２）を形成部だ後、
トレンチ（３０）内を含んで全面的にＳｉＯ□等より成
る絶縁材（３３Ａ）を例えばＣＶＤ （化学的気相成長
）法によって形成する。
んで熱酸化等によりＳｉＯ□膜（３２）を形成部だ後、
トレンチ（３０）内を含んで全面的にＳｉＯ□等より成
る絶縁材（３３Ａ）を例えばＣＶＤ （化学的気相成長
）法によって形成する。
その後、第４図Ｆに示すように、ＲＩＥ等の異方性エツ
チングによるエッチバックを行って、素子分離層（３３
）を形成した後、ＳｉＯ２層（２６）及び多結晶シリコ
ン層（２７）を除去する。
チングによるエッチバックを行って、素子分離層（３３
）を形成した後、ＳｉＯ２層（２６）及び多結晶シリコ
ン層（２７）を除去する。
次に第４図Ｇに示すように、パンチスルー防止のために
、ｎ型及びｎ型領域（２４）及び（２５）にそれぞれＰ
型及びｎ型不純物の比較的深いイオン注入を行って、更
にｖｔｈ調整用の比較的浅いイオン注入を行って両Ｐ型
及びｎ型不純物導入領域（３４）及び（３５）を形成す
る。
、ｎ型及びｎ型領域（２４）及び（２５）にそれぞれＰ
型及びｎ型不純物の比較的深いイオン注入を行って、更
にｖｔｈ調整用の比較的浅いイオン注入を行って両Ｐ型
及びｎ型不純物導入領域（３４）及び（３５）を形成す
る。
上述したように、通常一般のトレンチ素子分離型の半導
体装置では、トレンチ形成前にＰ型頭域（２４）及びｎ
型領域（２５）を構成する各ウェル領域を形成するもの
であり、この場合は各領域（２４）及び（２５）を形成
して後に、トレンチ（３０）の形成を行うことから、そ
の位置合わせのための目印即ちターゲット（２３）を必
要とし、これを形成するための第４図Ａで説明したよう
な煩雑な作業を必要とする。
体装置では、トレンチ形成前にＰ型頭域（２４）及びｎ
型領域（２５）を構成する各ウェル領域を形成するもの
であり、この場合は各領域（２４）及び（２５）を形成
して後に、トレンチ（３０）の形成を行うことから、そ
の位置合わせのための目印即ちターゲット（２３）を必
要とし、これを形成するための第４図Ａで説明したよう
な煩雑な作業を必要とする。
また、上述の方法による場合、各ＭＯ３形成部の領域（
２４）及び（２５）に対する闇値電圧ｖｔｈの調整のた
めのイオン注入及びパンチスルー防止のイオン注入の工
程が、ウェル形成のイオン注入工程とは別工程で行われ
ることから、その作業工程数が多くなるという問題点が
ある。
２４）及び（２５）に対する闇値電圧ｖｔｈの調整のた
めのイオン注入及びパンチスルー防止のイオン注入の工
程が、ウェル形成のイオン注入工程とは別工程で行われ
ることから、その作業工程数が多くなるという問題点が
ある。
尚、従来のトレンチ分離によらず、深い熱酸化により絶
縁層を形成してこれを分離絶縁層いわゆるＬＯＧＯＳと
する半導体装置の製法が広く用いられている。この場合
は第５図Ａに示すように、例えば基体（１）上に５４０
２層（５１）を介してＳｉＮ層（５２）が形成された酸
化マスク層（５３）を用いて、これをマスクとしてイオ
ン注入を行ってチャンネルストッパーとウェル形成の為
の不純物注入を行い、その後第５図Ｂに示すように、マ
スク層（５３）をマスクとして熱酸化を行って分離絶縁
層（５４）を形成する方法がある。
縁層を形成してこれを分離絶縁層いわゆるＬＯＧＯＳと
する半導体装置の製法が広く用いられている。この場合
は第５図Ａに示すように、例えば基体（１）上に５４０
２層（５１）を介してＳｉＮ層（５２）が形成された酸
化マスク層（５３）を用いて、これをマスクとしてイオ
ン注入を行ってチャンネルストッパーとウェル形成の為
の不純物注入を行い、その後第５図Ｂに示すように、マ
スク層（５３）をマスクとして熱酸化を行って分離絶縁
層（５４）を形成する方法がある。
この場合は、上述したターゲットを形成する必要がない
という利点を有するが、この場合分離絶縁層（５４）を
形成する際の、長時間の熱酸化によって注入不純物拡散
が大となる。このようにして形成されたチャンネルスト
ップ領域は素子形成部に大きく入り込むことになって、
ＭＯＳ−ＦＥＴの狭チャンネル効果が大となるという問
題がある。
という利点を有するが、この場合分離絶縁層（５４）を
形成する際の、長時間の熱酸化によって注入不純物拡散
が大となる。このようにして形成されたチャンネルスト
ップ領域は素子形成部に大きく入り込むことになって、
ＭＯＳ−ＦＥＴの狭チャンネル効果が大となるという問
題がある。
これに対し、第６図に示すように、分離絶縁層（５４）
を形成した後、この分離絶縁層（５４）を貫通するイオ
ン注入を行ってチャンネルストッパーを形成し、かつ各
ウェル領域を形成する方法が考えられるが、この場合分
離絶縁層（５４）下ではチャンネルストッパー特性を満
足し、かつＭＯＳ−ＦＥＴ形成部の特性を満足する濃度
分布を得るようにイオン注入を行うことが必要となり、
このようなイオン注入条件の設定は難しく、再現性良く
形成することが難しいという問題がある。
を形成した後、この分離絶縁層（５４）を貫通するイオ
ン注入を行ってチャンネルストッパーを形成し、かつ各
ウェル領域を形成する方法が考えられるが、この場合分
離絶縁層（５４）下ではチャンネルストッパー特性を満
足し、かつＭＯＳ−ＦＥＴ形成部の特性を満足する濃度
分布を得るようにイオン注入を行うことが必要となり、
このようなイオン注入条件の設定は難しく、再現性良く
形成することが難しいという問題がある。
［発明が解決しようとする課題〕
本発明による半導体装置の製法は、上述した問題を解決
して、素子分離層形成工程の簡易化をはかり、目的とす
る特性の半導体装置を再現性よく確実に得ることができ
るようにする。
して、素子分離層形成工程の簡易化をはかり、目的とす
る特性の半導体装置を再現性よく確実に得ることができ
るようにする。
〔課題を解決するための手段］
本発明による半導体装置の製法の一例の工程図を第１図
Ａ−Ｈに示す。
Ａ−Ｈに示す。
本発明は、半導体基体（１）に、それぞれ回路素子形成
部となる第１導電型領域及び第２導電型領域を有し、素
子分離用トレンチが設けられて成る半導体装置の製法に
おいて、第１図Ａに示すようにこの半導体基体（１）に
素子分離用トレンチ（４）を形成する工程と、第１図Ｃ
に示すように、このトレンチ（４）内に絶縁材（８Ａ）
を充填する工程と、その後第１図Ｆ及びＧに示すように
、第１導電型領域（１０）と第２導電型領域（１１）と
を所定部に形成するためのウェル領域形成の不純物のイ
オン注入を行うイオン注入工程とを経る。
部となる第１導電型領域及び第２導電型領域を有し、素
子分離用トレンチが設けられて成る半導体装置の製法に
おいて、第１図Ａに示すようにこの半導体基体（１）に
素子分離用トレンチ（４）を形成する工程と、第１図Ｃ
に示すように、このトレンチ（４）内に絶縁材（８Ａ）
を充填する工程と、その後第１図Ｆ及びＧに示すように
、第１導電型領域（１０）と第２導電型領域（１１）と
を所定部に形成するためのウェル領域形成の不純物のイ
オン注入を行うイオン注入工程とを経る。
上述したように、本発明による半導体装置の製法によれ
ば、半導体基体（１）に素子分離用トレンチ（４）を形
成した後、各導電型チャンネルストッパー層（５）及び
（６）を形成し、その後各トレンチ（４）内に絶縁層（
８Ａ）を埋込んでこれをエッチハックして素子分離層（
８）を形成し、その後各導電型領域（１０）及び（１１
）を形成するウェル領域形成のイオン注入を行うので、
ウェル領域の形成に当っては、トレンチ（４）を目印に
即ちターゲットとして、所定位置ムこ形成することがで
きる。従って、従来のように各ウェル領域形成のための
ターゲットを特別に形成する必要がない。またこのウェ
ル領域形成をトレンチ形成後に行うので、このイオン注
入工程時に、このイオン注入マスクと同一マスクを用い
て、例えばパンチスルー防止及びｖｔｈ調整用のイオン
注入を行うことができるので、工程数を減少させ、作業
の簡易化を計ることができる。
ば、半導体基体（１）に素子分離用トレンチ（４）を形
成した後、各導電型チャンネルストッパー層（５）及び
（６）を形成し、その後各トレンチ（４）内に絶縁層（
８Ａ）を埋込んでこれをエッチハックして素子分離層（
８）を形成し、その後各導電型領域（１０）及び（１１
）を形成するウェル領域形成のイオン注入を行うので、
ウェル領域の形成に当っては、トレンチ（４）を目印に
即ちターゲットとして、所定位置ムこ形成することがで
きる。従って、従来のように各ウェル領域形成のための
ターゲットを特別に形成する必要がない。またこのウェ
ル領域形成をトレンチ形成後に行うので、このイオン注
入工程時に、このイオン注入マスクと同一マスクを用い
て、例えばパンチスルー防止及びｖｔｈ調整用のイオン
注入を行うことができるので、工程数を減少させ、作業
の簡易化を計ることができる。
またイオン注入を行った後にはＬＯＧＯ５形成等の長時
間の熱酸化工程がないため、不純物の拡散を抑制するこ
とができ、チャンネルストップ領域の素子形成部への入
り込みを抑制でき、ＭＯＳ−ＦＥＴの狭チャンネル効果
を抑制することができる。
間の熱酸化工程がないため、不純物の拡散を抑制するこ
とができ、チャンネルストップ領域の素子形成部への入
り込みを抑制でき、ＭＯＳ−ＦＥＴの狭チャンネル効果
を抑制することができる。
Ｃ実施例〕
以下、本発明半導体装置の製法の一例の製造工程を第１
図Ａ−Ｈを参照して詳細に説明する。
図Ａ−Ｈを参照して詳細に説明する。
先ず第１図Ａに示すように、ｐ型またはｎ型の高比抵抗
半導体より成る半導体基体（１）例えばＳｉ基体を用意
し、その表面の所定部に素子分離用トレンチ（４）をフ
ォトリソグラフィを用いたＲＩＥによって形成する。こ
のトレンチ（４）の形成は、例えば熱酸化により５ｉ（
ｈ等より成る絶縁層（２）を例えば１０００人の厚さに
全面的に形成して後、これの上に１５００人の厚さに多
結晶半導体層（３）を形成する。そしてこの上にフォト
レジストを全面的に塗布し、これを露光現像してフォト
レジストパターンを形成し、このフォトレジストパター
ンをマスクとして多結晶半導体層（３）、絶縁層〔２）
及び基体（］）をＲＩＥ等の異方性エツチングによって
所定の深さ例えば５０００人の深さにトレンチ（４）を
形成する。
半導体より成る半導体基体（１）例えばＳｉ基体を用意
し、その表面の所定部に素子分離用トレンチ（４）をフ
ォトリソグラフィを用いたＲＩＥによって形成する。こ
のトレンチ（４）の形成は、例えば熱酸化により５ｉ（
ｈ等より成る絶縁層（２）を例えば１０００人の厚さに
全面的に形成して後、これの上に１５００人の厚さに多
結晶半導体層（３）を形成する。そしてこの上にフォト
レジストを全面的に塗布し、これを露光現像してフォト
レジストパターンを形成し、このフォトレジストパター
ンをマスクとして多結晶半導体層（３）、絶縁層〔２）
及び基体（］）をＲＩＥ等の異方性エツチングによって
所定の深さ例えば５０００人の深さにトレンチ（４）を
形成する。
次に、各トレンチ（４）の内面から、Ｐチャンネルスト
ップ領域及びｎチャンネルストップ領域形成のための各
Ｐ型及びｎ型の不純物のイオン注入を行う。この場合第
１図Ｂに示すように、先ず第２導電型例えばｎ型領域を
フオトレジス） （５Ｒ）を形成した後、このフォトレ
ジスト（５Ｒ）と多結晶半導体層（３）、絶縁層（２）
とをマスクとしてトレンチ（４）内に選択的に、第１導
電型例えばｐ型のボロンＢ等の不純物をイオン注入して
第１導電型チャンネルストッパー層（５）を形成する。
ップ領域及びｎチャンネルストップ領域形成のための各
Ｐ型及びｎ型の不純物のイオン注入を行う。この場合第
１図Ｂに示すように、先ず第２導電型例えばｎ型領域を
フオトレジス） （５Ｒ）を形成した後、このフォトレ
ジスト（５Ｒ）と多結晶半導体層（３）、絶縁層（２）
とをマスクとしてトレンチ（４）内に選択的に、第１導
電型例えばｐ型のボロンＢ等の不純物をイオン注入して
第１導電型チャンネルストッパー層（５）を形成する。
その後Ｐ型領域上を同様にフォトレジストで覆ってこの
フォトレジストと多結晶半導体層（３）及び絶縁層（２
）とをマスクとして、トレンチ（４）内に選択的にひ素
Ａｓ等のｎ型不純物をイオン注入して、第１図Ｃに示す
ように、第２導電型チャンネルストッパー層（６）を形
成する。そしてトレンチ（４）内を含んで熱酸化してＳ
ｉＯ□等より成る薄い酸化膜（７）を全面的に形成した
後、５ｉＯｚ等より成る絶縁材（８Ａ）をトレンチ（４
）内を含んで全面的に例えばＣＶ、Ｄ法によって形成す
る。
フォトレジストと多結晶半導体層（３）及び絶縁層（２
）とをマスクとして、トレンチ（４）内に選択的にひ素
Ａｓ等のｎ型不純物をイオン注入して、第１図Ｃに示す
ように、第２導電型チャンネルストッパー層（６）を形
成する。そしてトレンチ（４）内を含んで熱酸化してＳ
ｉＯ□等より成る薄い酸化膜（７）を全面的に形成した
後、５ｉＯｚ等より成る絶縁材（８Ａ）をトレンチ（４
）内を含んで全面的に例えばＣＶ、Ｄ法によって形成す
る。
次に第１図りに示すように、異方性ＲＩＥ等によるエッ
チバンクを行って、素子分離層（８）を形成する。
チバンクを行って、素子分離層（８）を形成する。
その後第１図已に示すように、多結晶半導体層（３）及
び絶縁層（２）を除去した後、全面的に熱酸化等により
、薄い酸化膜より成る犠牲酸化膜（９）を形成する。
び絶縁層（２）を除去した後、全面的に熱酸化等により
、薄い酸化膜より成る犠牲酸化膜（９）を形成する。
次に第１図Ｆに示すように、先ず例えばｎ型ウェル形成
領域上にフォトレジス）（ＩＯＲ） ヲ形成シた後この
フォトレジスト（ＩＯＲ）をマスクとしてＢ等のｐ型不
純物のイオン注入作業を行う。このとき、第２図にｐＭ
Ｏ３−ＦＥＴの不純物濃度分布を示すように、各ａ −
ｃのピークの位置する深さがそれぞれ第１導電型例えば
ｐ型ウェル領域（１０）、パンチスルー防止のためのイ
オン注入層（ＩＯＡ）、ｖｔｈ調整用イオン注入層（Ｉ
ＯＢ）の深さに相当するように、イオン注入の条件を設
定した高加速イオン注入法によって不純物のイオン注入
を行う。
領域上にフォトレジス）（ＩＯＲ） ヲ形成シた後この
フォトレジスト（ＩＯＲ）をマスクとしてＢ等のｐ型不
純物のイオン注入作業を行う。このとき、第２図にｐＭ
Ｏ３−ＦＥＴの不純物濃度分布を示すように、各ａ −
ｃのピークの位置する深さがそれぞれ第１導電型例えば
ｐ型ウェル領域（１０）、パンチスルー防止のためのイ
オン注入層（ＩＯＡ）、ｖｔｈ調整用イオン注入層（Ｉ
ＯＢ）の深さに相当するように、イオン注入の条件を設
定した高加速イオン注入法によって不純物のイオン注入
を行う。
次に第１図Ｇに示すように、フォトレジスト（ＩＯＲ）
を除去した後Ｐ型ウェル領域（１０）上にフォトレジス
ト（ＩＩＲ）を形成して、このフオトレジス） （ＩＩ
Ｒ）をマスクとしてＡｓ等のｎ型不純物のイオン注入作
業を行う。このとき、第３図にｎＭＯ５ＦＥＴの不純物
濃度分布を示すように、各ｄ〜ｒのピークの位置する深
さがそれぞれ第２導電型例えばｎ型ウェル領域（１１）
、パンチスルー防止のためのイオン注入層（ＩＩＡ）、
ｖｔｈ調整用イオン注入層（ＩＩＢ）の深さに相当する
ようにイオン注入の条件を設定した高加速イオン注入法
によって不純物のイオン注入を行う。
を除去した後Ｐ型ウェル領域（１０）上にフォトレジス
ト（ＩＩＲ）を形成して、このフオトレジス） （ＩＩ
Ｒ）をマスクとしてＡｓ等のｎ型不純物のイオン注入作
業を行う。このとき、第３図にｎＭＯ５ＦＥＴの不純物
濃度分布を示すように、各ｄ〜ｒのピークの位置する深
さがそれぞれ第２導電型例えばｎ型ウェル領域（１１）
、パンチスルー防止のためのイオン注入層（ＩＩＡ）、
ｖｔｈ調整用イオン注入層（ＩＩＢ）の深さに相当する
ようにイオン注入の条件を設定した高加速イオン注入法
によって不純物のイオン注入を行う。
その後第１図Ｈに示すように、全面的に熱酸化等によっ
てゲート酸化膜（１２）を形成した後、各素子分離領域
に例えば多結晶Ｓｉ層より成るゲート電極（１３）を所
定のパターンに形成して、このゲート電極（１３）及び
素子分離層（８）をマスクとして、低濃度にそれぞれｐ
型及びｎ型不純物を注入して低濃度ソース／ドレイン領
域（１４）を形成し、更に例えばＳｉＯ□等より成る絶
縁層を全面的に形成した後エッチバックを施してゲート
電極（１３）の側面にサイドウオール（１５）を形成す
Ｓ、そしてこのサイドウオール（１５）及びゲート電極
（１３）、素子分離層（８）をマスクとして、各ｐ型及
びｎ型の不純物を高濃度に注入してソース／ドレイン領
域（１６）を形成し、各導電型領域にそれぞれ逆導電型
チャンネルのＭＯＳを形成して、例えば多数のＣ−ＭＯ
Ｓを構成する半導体装置（１８）を得る。
てゲート酸化膜（１２）を形成した後、各素子分離領域
に例えば多結晶Ｓｉ層より成るゲート電極（１３）を所
定のパターンに形成して、このゲート電極（１３）及び
素子分離層（８）をマスクとして、低濃度にそれぞれｐ
型及びｎ型不純物を注入して低濃度ソース／ドレイン領
域（１４）を形成し、更に例えばＳｉＯ□等より成る絶
縁層を全面的に形成した後エッチバックを施してゲート
電極（１３）の側面にサイドウオール（１５）を形成す
Ｓ、そしてこのサイドウオール（１５）及びゲート電極
（１３）、素子分離層（８）をマスクとして、各ｐ型及
びｎ型の不純物を高濃度に注入してソース／ドレイン領
域（１６）を形成し、各導電型領域にそれぞれ逆導電型
チャンネルのＭＯＳを形成して、例えば多数のＣ−ＭＯ
Ｓを構成する半導体装置（１８）を得る。
尚、上述した例においては、高比抵抗半導体基体即ちＳ
ｉ基体（１）上に各導電型領域を形成する場合について
述べたが、その他ｎ型半導体基体上にｐ型ウェルを形成
することによって両扉電型の領域を形成する場合等、種
々の構成による半導体装置に適用することができる。
ｉ基体（１）上に各導電型領域を形成する場合について
述べたが、その他ｎ型半導体基体上にｐ型ウェルを形成
することによって両扉電型の領域を形成する場合等、種
々の構成による半導体装置に適用することができる。
〔発明の効果］
上述したように、本発明による半導体装置の製法によれ
ば、半導体基体（１）に素子分離用トレンチ（４）を形
成した後、各導電型チャンネルストッパー（５）及び（
６）を形成し、その後各トレンチ（４）内に絶縁層（８
Ａ）を埋込んでこれをエッチバンクして素子分離層（８
）を形成し、その後各導電型領域（１０）及び（１１）
を形成するウェル領域形成のイオン注入を行うので、ウ
ェル領域の形成に当っては、トレンチ（４）を目印に即
ちターゲットとして、所定位置に形成することができる
。従って、従来のように各つエル領域形成のためのター
ゲットを特別に形成する必要がなく、工程数を減少させ
ることができる。
ば、半導体基体（１）に素子分離用トレンチ（４）を形
成した後、各導電型チャンネルストッパー（５）及び（
６）を形成し、その後各トレンチ（４）内に絶縁層（８
Ａ）を埋込んでこれをエッチバンクして素子分離層（８
）を形成し、その後各導電型領域（１０）及び（１１）
を形成するウェル領域形成のイオン注入を行うので、ウ
ェル領域の形成に当っては、トレンチ（４）を目印に即
ちターゲットとして、所定位置に形成することができる
。従って、従来のように各つエル領域形成のためのター
ゲットを特別に形成する必要がなく、工程数を減少させ
ることができる。
またこのウェル領域形成をトレンチ形成後に行うので、
このイオン注入工程時に、このイオン注入マスクと同一
マスクを用いて、例えばバンチスルー防止及びｖｔｈ調
整用のイオン注入を行うことができるので、工程数を減
少させ、作業の簡易化を計ることができる。
このイオン注入工程時に、このイオン注入マスクと同一
マスクを用いて、例えばバンチスルー防止及びｖｔｈ調
整用のイオン注入を行うことができるので、工程数を減
少させ、作業の簡易化を計ることができる。
またイオン注入を行った後にはＬＯＧＯ５形成等の長時
間の熱酸化工程がないため、不純物の拡散を抑制するこ
とができ、チャンネルストンブ領域の素子形成部への入
り込みを抑制でき、ＭＯＳ−ＦＥＴの狭チャンネル効果
を抑制することができる。
間の熱酸化工程がないため、不純物の拡散を抑制するこ
とができ、チャンネルストンブ領域の素子形成部への入
り込みを抑制でき、ＭＯＳ−ＦＥＴの狭チャンネル効果
を抑制することができる。
更に、第２図に示すように、例えばＰ型ウェル領域（１
０）中のｐ型不純物濃度を深い部分で高くするので、こ
れによって成る場合は、トレンチ（４）底部でのチャン
ネルストッパー拡散層の形成を省略することも可能とな
り、このようにするときは、より工程の簡略化をはかる
ことができる。
０）中のｐ型不純物濃度を深い部分で高くするので、こ
れによって成る場合は、トレンチ（４）底部でのチャン
ネルストッパー拡散層の形成を省略することも可能とな
り、このようにするときは、より工程の簡略化をはかる
ことができる。
第１図Ａ−Ｈは本発明による半導体装置の製法の一例を
示す製造工程図、第２図はｐＭＯ３，−ＦＥＴの不純物
濃度分布を示１品、第３図はｎ Ｍ Ｏ５ＦＥＴの不純
物濃度分布を示す図、第４図Ａ〜Ｇは従来の半導体装置
の製法の一例を示す製造工程図、第５図Ａ及びＢは従来
の半導体装置の製法の他の例を示す製造工程図、第６図
は従来の半導体装置の製法の他の例を示す路線的断面図
である。 （１）は半導体基体、（２）は絶縁層、（３）は多結晶
半導体層、（４）はトレンチ、（５）及び（６）は第１
導電型及び第２導電型チャンネルストッパー層、（７）
は酸化膜、（８Ａ）は絶縁材、（８）は素子分離層、（
９）は犠牲酸化膜、（１０）は第１導電型領域、（１０
４）及び（ＩＯＢ）はイオン注入層、（１１）は第２導
電型領域、（ＩＩＡ）及び（ＩＩＢ）はイオン注入層、
（ＩＯＲ）及び（ＩＩＲ）はフォトレジスト、（１２）
はゲート酸化膜、（１３）はゲート電極、（１４）は低
濃度ソース／ドレイン領域、（１５）はサイドウオール
、（１６）はソース／トレイン領域、（１８）は半導体
装置、（２２）は材料層、（２３）はターゲット、（２
４）はｐ型頭域、（２５）はｎ型領域、（２６）はＳｉ
ｎ□層、（２７）は多結晶Ｓｉ層、（２８）はフォトレ
ジスト、（２９）は窓、（３０）はトレンチ、（３２）
はＳｉ０２層、（３３Ａ）は絶縁材、（３３）は素子分
離層、（５１）はＳｉＯ□層、（５２）はＳｉＮ層、（
５３）はマスク層、（５４）は素子分離層である。
示す製造工程図、第２図はｐＭＯ３，−ＦＥＴの不純物
濃度分布を示１品、第３図はｎ Ｍ Ｏ５ＦＥＴの不純
物濃度分布を示す図、第４図Ａ〜Ｇは従来の半導体装置
の製法の一例を示す製造工程図、第５図Ａ及びＢは従来
の半導体装置の製法の他の例を示す製造工程図、第６図
は従来の半導体装置の製法の他の例を示す路線的断面図
である。 （１）は半導体基体、（２）は絶縁層、（３）は多結晶
半導体層、（４）はトレンチ、（５）及び（６）は第１
導電型及び第２導電型チャンネルストッパー層、（７）
は酸化膜、（８Ａ）は絶縁材、（８）は素子分離層、（
９）は犠牲酸化膜、（１０）は第１導電型領域、（１０
４）及び（ＩＯＢ）はイオン注入層、（１１）は第２導
電型領域、（ＩＩＡ）及び（ＩＩＢ）はイオン注入層、
（ＩＯＲ）及び（ＩＩＲ）はフォトレジスト、（１２）
はゲート酸化膜、（１３）はゲート電極、（１４）は低
濃度ソース／ドレイン領域、（１５）はサイドウオール
、（１６）はソース／トレイン領域、（１８）は半導体
装置、（２２）は材料層、（２３）はターゲット、（２
４）はｐ型頭域、（２５）はｎ型領域、（２６）はＳｉ
ｎ□層、（２７）は多結晶Ｓｉ層、（２８）はフォトレ
ジスト、（２９）は窓、（３０）はトレンチ、（３２）
はＳｉ０２層、（３３Ａ）は絶縁材、（３３）は素子分
離層、（５１）はＳｉＯ□層、（５２）はＳｉＮ層、（
５３）はマスク層、（５４）は素子分離層である。
Claims (1)
- 【特許請求の範囲】 半導体基体に、それぞれ回路素子形成部となる第１導
電型領域及び第２導電型領域を有し、素子分離用トレン
チが設けられて成る半導体装置の製法において、 上記半導体基体に上記素子分離用トレンチを形成する工
程と、 該トレンチ内に絶縁材を充填する工程と、 その後上記第１導電型領域と第２導電型領域とを所定部
に形成するためのウェル領域形成の不純物のイオン注入
を行うイオン注入工程とを経ることを特徴とする半導体
装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2182068A JPH0468564A (ja) | 1990-07-10 | 1990-07-10 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2182068A JPH0468564A (ja) | 1990-07-10 | 1990-07-10 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0468564A true JPH0468564A (ja) | 1992-03-04 |
Family
ID=16111791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2182068A Pending JPH0468564A (ja) | 1990-07-10 | 1990-07-10 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0468564A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399895A (en) * | 1993-03-23 | 1995-03-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
| WO1998006137A1 (en) * | 1996-08-07 | 1998-02-12 | Advanced Micro Devices, Inc. | Selectively doped channel region for increased idsat and method for making same |
| EP0827205A3 (en) * | 1996-08-29 | 1998-09-23 | Sharp Kabushiki Kaisha | Method for manufacturing a semiconductor device |
| KR19990033746A (ko) * | 1997-10-27 | 1999-05-15 | 구본준 | 반도체 장치의 소자격리방법 |
| US6188106B1 (en) | 1998-09-03 | 2001-02-13 | Advanced Micro Devices, Inc. | MOSFET having a highly doped channel liner and a dopant seal to provide enhanced device properties |
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| JP2002043534A (ja) * | 2000-07-28 | 2002-02-08 | Nec Corp | 半導体装置及びその製造方法 |
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| US7387943B2 (en) * | 2001-02-23 | 2008-06-17 | Samsung Electronics Co., Ltd. | Method for forming layer for trench isolation structure |
-
1990
- 1990-07-10 JP JP2182068A patent/JPH0468564A/ja active Pending
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| US7714325B2 (en) | 2001-02-23 | 2010-05-11 | Samsung Electronics Co., Ltd. | Trench isolation structure |
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