JPH046868A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要］ チップ内に流れる大電流による誤動作を防止するように
した半導体集積回路に関し、 小電流回路と該回路の出力を受ける大電流回路の各電源
配線を別にしても、小電流、大電流各回路とも誤動作が
生じないようにすることを目的とし、 半導体チップ内に独立した電源配線を複数個有する半導
体集積回路において、該複数個の電源配線間を、電圧リ
ミッタ素子または電圧リミッタ回路で接続するよう構成
する。

〔産業上の利用分野〕

本発明は、チップ内に流れる大電流による誤動作を防止
するようにした半導体集積回路に関する。

近年ＬＳＩが発展し、たとえばメモリ（ＤＲＡＭ。

ＳＲＡＭ　）ではバンド幅の広いＸ１６ビ・ント並列出
力をもつものち必要になっており、論理ＬＳＩでは３２
ビツトの並列出力をもつものもある。ところがこのよう
に多ビットの出力が同時に駆動されるとＬＳＩチップに
は瞬時に大電流が流れる。これは、かってはＬＳＩの動
作速度がそれ程高速でなかったこともあって、ＬＳＩの
誤動作の原因ではなかったが、近年のようにＬＳＩの高
速化により出力信号も同様に高速で変化させる必要が生
じてくると、これは誤動作の原因になる。たとえば出力
端子は１００ＦＦ程度の負荷容量を駆動するが、出力電
圧変化を１Ｑｎｓで行うとき、論理振幅を４■とすると
並列１６ビツト出力では１００ＰＦｘ４Ｖｘ１６／１０
ｘｌＯ−ｑＳ＝０．６４アンペアの平均電流が過度的に
流れる。この電流の時間変化が激しいと、配線系のイン
ダクタンス成分によって接地電圧が不安定に動き、チ・
ンプ内で論理レベル“０”の状態が“１”と誤って判定
されてチップが誤動作する。本発明はこのような誤動作
の防止対策を施した半導体集積回路に係るものである。

［従来の技術］ 第５図は従来のＬＳＩの電源配線を示す。回路ｌはたと
えばメモリではデータ入力回路、アドレス入力回路（ア
ドレスバッファと称する）、メモリセルアレー等を含む
ブロックであり、回路２はデータ出力ハッファ等を含む
。図では省いているが出力ハッファの端子（パッド）　
Ｄｏｕｔは１つとは限らず、そして複数の場合により事
態が深刻になる。

チップのボンディング端子（パッド）からパッケージの
ピン、ボード上の配線には寄生インダクタンスＬ、−Ｌ
４の発生は不可避である。チップＤｏｕｔ端子から高速
で信号出力を行うと、配線寄生容量ＣＬと配線インダク
タンスＬ２によって、本来接地電圧であるべきＶ　ｓｉ
端子に図中に示すような過渡応答（リンギング）が生じ
る。このようにチップの接地電圧が振動したとき、回路
ｌの接地Ｖ　１１１も同様に変化してしまうので、入力
端子ＤＩＮに与えられていた入力信号ＶＩＮが一定でも
、回路１の入力としては、入力端子り１、と接地■３８
．の間の値■、７′のように過渡変化する。たとえばＶ
　ｉ　ｎがＯボルトであっても■１１．側の振動によっ
て閾値■７を越える部分では、データ“ｌ”に対する信
号と同等に見做されるため回路１が誤動作する。

なお、この図のＥは例えば５■であるＮｆｌ、　Ｌ＋は
電源高電位（Ｖｃｃ）側配線の寄生インダクタンス、Ｌ
、は同低電位（Ｖ、、）側配線の寄生インダクタンスで
ある。

第５図では電源パッドｖＣＣ＋　　Ｖａｔは１つで、こ
れを回路１．２が共用している。回路ｌの入力電圧に上
記の問題が生じるのは■１３パッドを共用していること
に依る。そこで第６図は回路１と回路２の電源系を別に
して前記雑音の波及を抑制しようとしたものであるが、
これでも不十分である。

なぜなら回路２が動作したときにＶ　ｓｔｌが過渡応答
するので、接地配線を別にする回路ｌと回路２の接地レ
ベルが過渡的に異なってくる。この結果、接地雑音の乗
らない回路１と雑音でＶ　ｓｏｌが振動している回路２
の接続部分のチップ内で回路２の入力電圧Ｖ＝、／ｌ＝
■、□−■よ−が図示のように振動する。この結果入力
が閾値■７を越える部分でＬをＨと判定する誤動作が生
じる。チップ内の回路のノイズマージン設定によるが、
入力回路部分のノイズマージンよりも回路内の方がノイ
ズマージンを大きく設定しやすい場合が多く、このため
第６図の方式は第５図よりも出力回路のスイッチングに
よる誤動作の率は低くできるが、とくにこれを意識した
設計をしないとかえって第６図の方式の方が誤動作しや
すいこともある。

なおこの図でＶＣＣＡ　＋　　ＶＣＣＩ＋は回路１．２
の電源高電圧側端子、■ＳＳＡ　＋　　ｖｓｓｗは回路
１．２の電源低電圧側端子である。■ｃｃＡ＋　Ｖｓｓ
Ａも電源Ｅへ接続されるが、これは図示しないパッケー
ジの端子ピンまたはこのＬＳＩを搭載するプリント板の
配線により行なわれる。電源電流が大きい集積回路では
電源パッドを複数個にして、１パッド当りの電源値を小
にする及び／又はパッド分散配置で電源配線の電圧降下
を小にする、ものがあるが、これは電源配線は１つで、
パッドのみ複数であり、独立した複数の電源配線を持つ
ものではない。

［発明が解決しようとする課題］ このように、ＬＳＩの出力回路などの大電流回路と、入
力回路などの小電流回路の各電源配線の端子を共通にす
ると、出力回路が大電流を流したとき電源■□端子に生
じるリンギングが入力回路の入力を入力信号とは異なる
ものにして入力回路を誤動作させるという問題がある。

そこで出力回路の電源配線と入力回路の電源配線を別に
すると、入力回路の出力を受ける出力回路の入力が該入
力回路の出力とは異なったものになり、出力回路が誤動
作する。

本発明はか＼る点を改善し、小電流回路と該回路の出力
を受ける大電流回路の各電源配線を別にしても、小電流
、大電流各回路とも誤動作が生じないようにすることを
目的とするものである。

〔課題を解決するための手段］ 第１図（ａ）に示すように本発明では、チップ上に独立
した（電源パッドが異なる）電源配線を複数本例では！
１と１．、ｌ、と１４の２個有する半導体集積回路の該
電源配線間を、電圧リミッタ素子または回路３，４で接
続する。

この電圧リミッタ素子または回路３，４は具体的には逆
並列接続のダイオードまたはダイオード接続したバイポ
ーラまたはＭＯＳトランジスタであり、電源配線！、と
１３．ｉ□と２４の電位差が所定値（ＶＦまたはＶｍｔ
）になるまでは両配線！１とｌｓ、ｌｚと！４を電気的
に分離しており、該所定値以上で両配線！１とｉ、、ｉ
ｔ　ｔＬを電気的に接続する。■１または■１は０．６
〜０．８Ｖ程度の値であるが、上記所定値を大きくした
い場合は、該素子を２個、３個、・・・直列にして使用
すればよい。素子複数個直列の他に、これらを抵抗等と
組合せて回路構成にしてもよい。

独立した電源配線ｆ、と１．、Ｉ！、と１４は第１図（
ａ）では入力回路１．出力回路２のそれであるが、第１
図（ｂ）では電源配線！１と１２は回路１ａ。

ｌｂ、ｌｃのそれである。回路１ａは外部入力信号Ｖ　
ｉｎを受け、回路１ｂは回路１ａの出力を受け、回路１
ｃは回路１ｂの出力を受け、この回路１ｃの出力を回路
２が受ける。

第１図（Ｃ）では、回路１ａ、ｌｂ、ｌｃはそれぞれ独
立した電源配線１１とｆ２．ｆ、とｌｂ、ｌｔと２８で
給電される。従って本例ではチップ上に独立電源配線が
４個あり、各々が電圧リミッタ素子または回路３と４，
３ａと４ａ、３ｂと４ｂにより接続される。大電流を流
すのは回路２だけでなく、回路１ｂなどもそうである場
合は第１図（Ｃ）の構成が好ましい。大電流を流すこと
による電源配線の電位変化は、低電位Ｖ　ｓｓ側だけで
なく、高電位■。、側でも発生する。この電位変化が問
題になるのは電源具なる系統の入力部であり、該入力部
の入力信号が入力端と電源低電位側との電位差として作
用する（このケースが一般的）場合は、電圧リミッタ素
子は電源低電位側だけに挿入すればよい。しかし該入力
部の入力信号が入力端と電源高電位側との電位差として
作用する場合（ＰＮＰトランジスタなどはこのケース）
は、電圧リミッタ素子を電源高電位側に挿入する必要が
ある。

電源配線は詳しくはＲ，Ｌ、Ｃの分布定数回路として扱
うべきであり、また大電流による電位変動が問題になる
のは、異なる電源配線の２回路（一方の出力を他方が入
力する２回路）間であるから、電圧リミッタはこの部分
（一方の出力部と他方の入力部の各電源配線間）に挿入
するのが合理的である。

〔作用］ このように独立した電源配線間に電圧リミッタを挿入す
ると、該リミッタがオンする迄は各々は独立しており、
一方の回路（回路２とする）が流す大電流による電源配
線の電位変動を他方の回路（回路１とする）が受けない
という利点が得られる。勿論、この場合他方の回路ｌの
出力を受ける一方の回路２の入力は該電位変動を含むこ
とになるが、これは許容できる程度である（を圧リミッ
夕のターンオン値はこのように選ぶ）。許容できない大
きな電位変動では該電圧リミッタがオンし、両電源配線
を接続するので、上記一方の回路２０入力が含む上記電
位変動は許容値内に制限される。

電圧リミッタがオンすると、上記他方の回路ｌの入力信
号は該回路の電源配線の電位変動を含むことになるが、
これは一方の回路２の電源配線の電位変動より電圧リミ
ッタのターンオン値だけ小さく、許容値内に収まること
が期待できる。

こうして独立した電源配線を有する半導体集積回路で、
入力回路部も、また出力回路部も、回路が流した大電流
による電源配線の電位変動による誤動作を受けない又は
受けにくくすることが可能になる。

〔実施例〕

高速かつ多ビット並列Ｄｏｕｔ出力の瞬時大電流による
チップ内接地配線への雑音の混入は、配線のインダクタ
ンスによって引き起されかつインダクタンスは本質的に
ゼロにできないので、雑音発生を抑えることはせず、こ
の雑音があっても誤動作しないようにチップ内の信号レ
ベルを変えることで解決するのが本発明である。

第１図（ａ）では回路１は比較的瞬時電流の発生が少い
部分、回路２は出力バッファ回路等瞬時大電流の発生が
ある回路としており、接地系の配線は回路ｌと回路２で
分け、それぞれ■ＳＳＡ＋　　■ＳＳおの外部接続端子
をもつ。Ｖ　ＳＥＡと■５８．の間には電圧リミッタ回
路３が入れられ、もしＶ　ＳＳＡとＶｉｓａの間に電圧
差が生じたとき、電圧リミッタが動作する電圧ＶＬＩＭ
以内の電圧差ではｖ　ｓｓａ側に生じた電圧はＶ　ＳＥ
Ａ側に影響をもたない。しかしＶＬＩＭ以上の電圧がＶ
　３３１に発生するとＶ　ＳＥＡ側には発生振幅よりＶ
ＬＩＮだけ低い電圧が生じる。

たとえばＤｏｕｔ端子に出力信号が出ると負荷容量から
ｖ　ｓｓｍへ電流が流れ、ｖ　ｓｓｍ電圧は第２図（ａ
）に示すように寄生インダクタンスと容量成分で瞬間的
に正方向、次に負方向へ向う。絶対的接地レベルに対し
て回路２の入力信号■１□は低レベルつまり絶対的接地
レベルに等しいとする。回路２の入力信号の相対値はＶ
ＩＺ　　ＶＳＳＩ＋であるから、これは第２図（ｂ）に
示すようにｖｓｓｌｌと逆相の信号となる。ここで破線
は従来の場合であるが、実線は電圧リミッタ回路３の効
果で、リミッタが働く電圧ＶＬＩＭまではＶ１□−Ｖ　
３３！＋は変動するが、それ以上の電圧Ｖ　ＳＥＡ側に
伝わる。このため第２図（Ｃ）の実線のようにＶ　ＳＳ
ｋは■５．に対してＶＬＩＭだけ減少した電圧となる。

回路２の入力しきい値（°“０”レベルが“ｌ“レベル
と判定される電圧）を■１とすると、電圧リミッタがな
ければ第２図（ト））に示すように■７以上の電圧部分
Ｐで回路２は誤動作するが、本発明ではｖＬＩＭ〈■ア
と設定しであるので誤動作の恐れがない。

回路１の入力電圧Ｖ　ｉｌｌの相対値は■ｉＲｖｓｓＡ
でありこれは第２図（ｄ）に示すようにＶ　ＳＳＡの逆
相である。回路１の入力しきい値は必ずしも回路２と同
一ではないが、はぼ等しい値でありＶｉａ　　ＶＳＳＡ
の振幅は（ｄ）　４こ示すようにＶ↑以下となるため誤
動作の恐れがない。

もちろんｖ　ｓｓａに生しる雑音があまりに大きいと、
回路２例の入力部分はＶＬＩＭ以上の雑音にしかならな
いので誤動作はしないが、Ｖ　ＳＥＡ側に伝わる雑音振
幅が増え、回路１の誤動作の可能性は出てくる。しかし
リミッタ回路が無い場合に比べれば振幅は減っているの
で誤動作の可能性は激減する。

第３図は本発明の実施例である。回路２はいわゆるデー
タ出力バッファアンプ系回路で、実際には４組〜１６組
の並列同時データ出力ができるように複数個置かれる。

リミッタ回路３はＭＯＳトランジスタをダイオード接続
したものを逆並列（逆方向で並列）にし、ｖ　ｓｓｍの
上昇、下降の両方に対応する。通常このリミッタ電圧は
０．７Ｖ〜１■である。またＶＣＣ側にも同様にリミッ
タ４を入れている。ただＶＣＣ側の電圧変動はＶ　ｓｓ
側に比べると影響が小さいので（■５．側は接地電位と
して回路内各所で電圧の基準にされるため変動は影響が
大）、Ｖｃｅ側のリミツタ４は省くこともできる。この
回路の入力はＲＡ　Ｓ　（Ｒｏｓｙ　Ａｄｄｒｅｓｓ　
Ｓｔｒ。

ｂｅ　Ｂａｒ）である。

第４図は別の実施例である。ここではＢ１ＣＭＯＳタイ
プの論理回路を例にしている。出力は並列ｎビットであ
る。電圧リミ・ンタ３，４はダイオード（ダイオード接
続した）＼イボーラトランジスタ）を用いているので、
ここでの降下電圧は約０，６５■である。

〔発明の効果〕

以上説明したように、本発明によって出力ノマ・ノファ
回路が高速動作したときに接地配線（ＬＳＩチップから
ボンディングワイヤを介しプリント板上の配線を含む）
に乗る雑音電圧が生じてもＬＳＩは誤動作しにくくなっ
た。このため、出力波形の立上りを鈍（する等の方法で
瞬時電流変化分を少なくしていたが、この必要が減った
。もしこのような対策を行うとしても従来よりも流し得
る電流出力は大きくできる。

このため、出力波形の立上り立下りが速くなりメモリで
はアクセス時間が速（なるのに等しシ）、。

論理回路では出力波形を最大限高速化できるので動作ク
ロック周波数を高くすることができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は動作説明用の波形図、 第３図および第４図は本発明の実施例１，２を示すブロ
ック図、 第５図および第６図は従来例１．２の説明図である。 第１図で！、とｌｘ、１２３と１４は独立した電源配線
、３．４は電圧リミッタ素子または回路である。

Claims (1)

1. 【特許請求の範囲】 １、半導体チップ内に独立した電源配線を複数個有する
   半導体集積回路において、 該複数個の電源配線（ｌ＿１、ｌ＿３）間を、電圧リミ
   ッタ素子または電圧リミッタ回路（３）で接続したこと
   を特徴とする半導体集積回路。 ２、外部から信号を受取る回路を主として含む第１の回
   路ブロック（１）と、外部へ信号を出力する回路を主と
   して含む第２の回路ブロック（２）の各電源配線（ｌ＿
   １とｌ＿２、ｌ＿３とｌ＿４）を、半導体チップ上では
   独立した外部からの給電部分（Ｖ＿Ｓ＿Ｓ＿ＡとＶ＿Ｃ
   ＿Ｃ＿Ａ、Ｖ＿Ｓ＿Ｓ＿Ｂ、とＶ＿Ｃ＿Ｃ＿Ｂ）を有す
   る独立配線とした半導体集積回路において、 該独立した配線間を、電圧リミッタ素子又は電圧リミッ
   タ回路（３、４）で接続したことを特徴とする半導体集
   積回路。 ３、電圧リミッタ素子が、逆並列接続のダイオードある
   いはダイオード接続したバイポーラまたはＭＯＳトラン
   ジスタであることを特徴とする請求項１または２記載の
   半導体集積回路。