JPH046915A - アナログ―デイジタル変換方法及びその変換器 - Google Patents
アナログ―デイジタル変換方法及びその変換器Info
- Publication number
- JPH046915A JPH046915A JP10961590A JP10961590A JPH046915A JP H046915 A JPH046915 A JP H046915A JP 10961590 A JP10961590 A JP 10961590A JP 10961590 A JP10961590 A JP 10961590A JP H046915 A JPH046915 A JP H046915A
- Authority
- JP
- Japan
- Prior art keywords
- predicted
- analog
- conversion
- prediction
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はアナログ量を１ピツトずつディジタル量に変
換する逐次比較型のアナログ−ディジタル変換方法及び
その変換器に関するものである。
換する逐次比較型のアナログ−ディジタル変換方法及び
その変換器に関するものである。
第３図は従来の逐次比較型のアナログーダイジタル（以
下Ａ／Ｄという）変換器の構成を示すブロック図である
。図において、３は外部から入力されたアナログ量たる
入力電圧ＶｔＮと後述する基準電圧発生回路２にて生成
された基準電圧ｖｒｅｆとの大小１ｔ［−ｔ−るコンパ
レータで、このコンパレータ３は大小判定結果に応じて
例えば’ＫＮ＜Ｖｒｅｆ−のときに°Ｈ′となる判定信
号ＣＳを出力する。判定信号□ｃｓは逐次比較制御部５
に与えら）１、そこで変換値保持部６に比較信号Ｃ８の
”Ｈ’ ”Ｌ”にしたがい制御信号ＣＴを出力する。
下Ａ／Ｄという）変換器の構成を示すブロック図である
。図において、３は外部から入力されたアナログ量たる
入力電圧ＶｔＮと後述する基準電圧発生回路２にて生成
された基準電圧ｖｒｅｆとの大小１ｔ［−ｔ−るコンパ
レータで、このコンパレータ３は大小判定結果に応じて
例えば’ＫＮ＜Ｖｒｅｆ−のときに°Ｈ′となる判定信
号ＣＳを出力する。判定信号□ｃｓは逐次比較制御部５
に与えら）１、そこで変換値保持部６に比較信号Ｃ８の
”Ｈ’ ”Ｌ”にしたがい制御信号ＣＴを出力する。
変換値保持部６は制御信号ＣＴに基づき逐次比較による
変換結果を確定し格納するとともに、変換途中はＭＳＢ
から順に変換途中のデータＤＢを確定し保持する本ので
あり、そのデータＤＳは基準電圧発生回路２に与えらハ
、るとともに、最終変換結果ＤＦは外部に出力される。
変換結果を確定し格納するとともに、変換途中はＭＳＢ
から順に変換途中のデータＤＢを確定し保持する本ので
あり、そのデータＤＳは基準電圧発生回路２に与えらハ
、るとともに、最終変換結果ＤＦは外部に出力される。
なお、データＤＳは最初、Ａ、／Ｄ変換器の分解能に応
１ｊた値がセットさね４ており、その最上位ビットだけ
がドとなる値を保持ｔ、２ている。基準電圧発生回路２
はデータＤＳにしたがい基準電圧ｖｒｅｆを発生する。
１ｊた値がセットさね４ており、その最上位ビットだけ
がドとなる値を保持ｔ、２ている。基準電圧発生回路２
はデータＤＳにしたがい基準電圧ｖｒｅｆを発生する。
この発生される基準電圧Ｖｒｅｆは例えば８ビツトの分
解能のＡ／Ｄ変換器の場合、 となる。８ビツトの場合、最初にデータＤＢは（１２８
＝’１００００００’）にセットされ、Ｖｒｅｆ ”＝
２．５ Ｖがコンパレータ３に出力される。
解能のＡ／Ｄ変換器の場合、 となる。８ビツトの場合、最初にデータＤＢは（１２８
＝’１００００００’）にセットされ、Ｖｒｅｆ ”＝
２．５ Ｖがコンパレータ３に出力される。
次にＡ／Ｄ変換器の動作について説明する。
第４図はその動作を説明する図で、ここでは説明を平易
化するため３ビツトの変換例の８途を示している。最初
のデータＤＳは”１００″＝４にセットされており、外
部基準電圧を５Ｖとすると基準電圧Ｖｒｅｆは５ Ｘ
４ ／ ２３＝２．５Ｖにセットされ、それと入力電圧
ＶｔＮとが大小判定される。ｖｔＮｈ ”ｒｅｆＯ時は
データＤＳが”１１０“にセットされ、新たに〜ｒｅｆ
’ ＝３．７５ Ｖが生成さｈる。また、ＶｌＮ ＜
Ｖｒｅｆ’の晴；社データＤＢが”０】０”にセットさ
れ、新たに〜ｒｅｆ＝１．２５Ｖが生成される。これに
より、ＭＳＢが”１′又は”０”に決定される。同様に
他の２ビツトが逐次比較されて、３ビツトのディジタル
値が決定される。
化するため３ビツトの変換例の８途を示している。最初
のデータＤＳは”１００″＝４にセットされており、外
部基準電圧を５Ｖとすると基準電圧Ｖｒｅｆは５ Ｘ
４ ／ ２３＝２．５Ｖにセットされ、それと入力電圧
ＶｔＮとが大小判定される。ｖｔＮｈ ”ｒｅｆＯ時は
データＤＳが”１１０“にセットされ、新たに〜ｒｅｆ
’ ＝３．７５ Ｖが生成さｈる。また、ＶｌＮ ＜
Ｖｒｅｆ’の晴；社データＤＢが”０】０”にセットさ
れ、新たに〜ｒｅｆ＝１．２５Ｖが生成される。これに
より、ＭＳＢが”１′又は”０”に決定される。同様に
他の２ビツトが逐次比較されて、３ビツトのディジタル
値が決定される。
逐次変換型のＡ／Ｄ変換器では必ずＭＳＢから１ビツト
ずつの変換を行なうため、１ビツトの変換時間、即ち１
回の大小判定時間をａμ秒とするとｎピットのＡ／Ｄ変
換時間はａＸｒｌμ秒必要となる。
ずつの変換を行なうため、１ビツトの変換時間、即ち１
回の大小判定時間をａμ秒とするとｎピットのＡ／Ｄ変
換時間はａＸｒｌμ秒必要となる。
この変換時間を高速化するものとして並列比較型のＡ／
Ｄ変換器がある。第５図は従来の並列比較型のＡ／Ｄ変
換器の構成を示すブロック図で、３ビツトのＡ／Ｄ変換
器の場合を示している。図において、３０〜３７はコン
パレータで、基準電圧発生回路２から出力された基準電
圧ｖｒｅｆＯ−Ｖｒｅｒｔが個別に与えられており、そ
れと入力電圧ＶＩＮとを個別に比較する。なお、コンパ
レータ３０にはコード″０００”に対応した基準電圧Ｖ
ｒｅｆｎが、コンパレータ３１には］−Ｆ ”００１”
・・・コンパレータ３７Ｋｄコード”１１１”に対応
した基準電圧Ｖｒｅｆ？が供給されている。
Ｄ変換器がある。第５図は従来の並列比較型のＡ／Ｄ変
換器の構成を示すブロック図で、３ビツトのＡ／Ｄ変換
器の場合を示している。図において、３０〜３７はコン
パレータで、基準電圧発生回路２から出力された基準電
圧ｖｒｅｆＯ−Ｖｒｅｒｔが個別に与えられており、そ
れと入力電圧ＶＩＮとを個別に比較する。なお、コンパ
レータ３０にはコード″０００”に対応した基準電圧Ｖ
ｒｅｆｎが、コンパレータ３１には］−Ｆ ”００１”
・・・コンパレータ３７Ｋｄコード”１１１”に対応
した基準電圧Ｖｒｅｆ？が供給されている。
並列比較型のＡ／Ｄ変換器では１回の判定時間を８μ秒
とすると、並列処理で判定するのでｎビットのＡ／Ｄ変
換時間もａμ秒となり、Ａ／Ｄ変換処理が高速化する。
とすると、並列処理で判定するのでｎビットのＡ／Ｄ変
換時間もａμ秒となり、Ａ／Ｄ変換処理が高速化する。
従来の並列比較型のＡ／Ｄ変換器ではコンパレータが分
解能の数（２ｒ＋）だけ必要であり、八−ドウエア量が
多くなり、Ａ／Ｄ変換器の価格上昇を招来し、また逐次
比較型のＡ／Ｄ変換器ではコンパレータけ−１つと少な
くてよいが、変換に長時間を要するという問題点があっ
た。
解能の数（２ｒ＋）だけ必要であり、八−ドウエア量が
多くなり、Ａ／Ｄ変換器の価格上昇を招来し、また逐次
比較型のＡ／Ｄ変換器ではコンパレータけ−１つと少な
くてよいが、変換に長時間を要するという問題点があっ
た。
この発明は上記のような問題点を解決するためになされ
たもので、ｍ１回の変換値に基−）き今回の変換値を予
測し、下位ｍビットのみを逐次変換し、予測範囲の大き
さを決めるｍを予測結果に応じて変更可能にすることに
より、ハードウェア量が少なく変換時間を短縮させたＡ
／Ｄ変換器を得ることを目的にする。
たもので、ｍ１回の変換値に基−）き今回の変換値を予
測し、下位ｍビットのみを逐次変換し、予測範囲の大き
さを決めるｍを予測結果に応じて変更可能にすることに
より、ハードウェア量が少なく変換時間を短縮させたＡ
／Ｄ変換器を得ることを目的にする。
この発明に係るＡ／Ｄ変換方法は、先に変換されたディ
ジタル量の上位（ｎ −Ｏｎ ）ビットを用い、下位ｍ
ビットを逐次変換するようにし、予測範囲の大きさを決
めるのを予測結果に応じて変更可能とするものである。
ジタル量の上位（ｎ −Ｏｎ ）ビットを用い、下位ｍ
ビットを逐次変換するようにし、予測範囲の大きさを決
めるのを予測結果に応じて変更可能とするものである。
また、この発明に係るＡ／Ｄ変換器は先に変換されたデ
ィジタル値から、その下位ｍビットを０にした第１予測
値と、それに２ｍを加算した第２予測値とを生成する予
測値生成手段と、それらに基づく第１及び第２予測アナ
ログ量と入力されたアナログ量とを比較する手段とを設
け、入力されたアナログ量が第１予測アナログ量より大
きく、第２予測アナログ量より小さいとき、下位置ビッ
トから逐次変換するようにし、第１及び第２予測値によ
る予測範囲の大きさを決めるｍを予測結果に応じて変更
する手段を備えるようにしたものである。
ィジタル値から、その下位ｍビットを０にした第１予測
値と、それに２ｍを加算した第２予測値とを生成する予
測値生成手段と、それらに基づく第１及び第２予測アナ
ログ量と入力されたアナログ量とを比較する手段とを設
け、入力されたアナログ量が第１予測アナログ量より大
きく、第２予測アナログ量より小さいとき、下位置ビッ
トから逐次変換するようにし、第１及び第２予測値によ
る予測範囲の大きさを決めるｍを予測結果に応じて変更
する手段を備えるようにしたものである。
［作用］
この発明におけるＡ／Ｄ変換器は、アナログ量が入力さ
れると、先の変換結果に基づき生成された第１及び第２
予測アナログ量と比較され、入力されたアナログ量が第
１予測アナログ量より大きく、第２予測アナログ量より
小さいとき、上位（ｒ３−ｍ）ビットは先の変換結果と
同じになるので、アナログ量を下位ｍビットから逐次変
換する。
れると、先の変換結果に基づき生成された第１及び第２
予測アナログ量と比較され、入力されたアナログ量が第
１予測アナログ量より大きく、第２予測アナログ量より
小さいとき、上位（ｒ３−ｍ）ビットは先の変換結果と
同じになるので、アナログ量を下位ｍビットから逐次変
換する。
即ち、前回の変換結果と今回の変換結果との変化量はわ
ずかであり、上位（ｎ−ｍ）ビットは同値であると予測
し、これが確認されたときは下位ｍビットのみを逐次比
較してディジタル量に変換するつまた第１及び第２予測
アナログ量による予測範囲の大きさを決めるｍを適切に
設定することにより予測が的中する確率を大きくするこ
とができる。
ずかであり、上位（ｎ−ｍ）ビットは同値であると予測
し、これが確認されたときは下位ｍビットのみを逐次比
較してディジタル量に変換するつまた第１及び第２予測
アナログ量による予測範囲の大きさを決めるｍを適切に
設定することにより予測が的中する確率を大きくするこ
とができる。
これＫより予測が的中した場合は変換時間がａＸ（ｍ＋
２（μ秒となり、逐次比較型のＡ／Ｄ変換器に比べ変換
時間が短くなり、並列比較型のＡ／Ｄ変換器ニ比ベハー
ドウエア量が減少する。
２（μ秒となり、逐次比較型のＡ／Ｄ変換器に比べ変換
時間が短くなり、並列比較型のＡ／Ｄ変換器ニ比ベハー
ドウエア量が減少する。
〔実施例］
以下、この発明の一実施例を図に基づいて説明する。
第１図はこの発明の一実施例であるＡ／Ｄ変換器の構成
を示すブロック図である。図において、３は外部から入
力されたアナログ量たる入力電圧Ｖ【Ｎと、後述する基
準電圧発生回路２にて生成された基準電圧Ｖｒｅｆとの
大小を判定するコンパレータで、このコンパレータ３は
大小判定結果に応じて、例えばＶＩＮ ＞ Ｖｒｅｆの
時に”■”となる判定信号ＣＳを出力する。この判定信
号ＣＳは逐次比較制御部５と制御部８とに与えられる。
を示すブロック図である。図において、３は外部から入
力されたアナログ量たる入力電圧Ｖ【Ｎと、後述する基
準電圧発生回路２にて生成された基準電圧Ｖｒｅｆとの
大小を判定するコンパレータで、このコンパレータ３は
大小判定結果に応じて、例えばＶＩＮ ＞ Ｖｒｅｆの
時に”■”となる判定信号ＣＳを出力する。この判定信
号ＣＳは逐次比較制御部５と制御部８とに与えられる。
逐次比較制御部５は変換保持部６に比較信号ＣＳの”■
”Ｌ”及び後述する選択信号ＳＤＫ従い制御信号ＣＴを
出力する。また、制御部８は判定信号Ｃ８に基づき変換
予測が的中したか否かを判定し、それに応じて逐次比較
制御部５又は予測データ生成部７に選択信号ＳＤを出力
する。
”Ｌ”及び後述する選択信号ＳＤＫ従い制御信号ＣＴを
出力する。また、制御部８は判定信号Ｃ８に基づき変換
予測が的中したか否かを判定し、それに応じて逐次比較
制御部５又は予測データ生成部７に選択信号ＳＤを出力
する。
変換値保持部６は制御信号ＣＴに基づき逐次比較による
変換結果を格納するとともに、変換途中はＭＳＢから順
に変換途中のデータＤＳを確定し、保持するものであや
、そのデータＤＳは基準電圧発生回路２に与えられると
ともに、最終変換結果ＤＦは予測データ生成部７に与え
られる。
変換結果を格納するとともに、変換途中はＭＳＢから順
に変換途中のデータＤＳを確定し、保持するものであや
、そのデータＤＳは基準電圧発生回路２に与えられると
ともに、最終変換結果ＤＦは予測データ生成部７に与え
られる。
予測範囲制御部９は図示しない外部からの手段により、
変更可能な予測範囲制御値ｍを保持し、ｍは予測データ
生成部７に与えられる。予測データ生成部７は前回入力
された入力電圧ＶＩＮの最終変換結果Ｄｌｉ’が格納さ
れており、ＤＦＯ値と予測範囲制御部９から与えられる
ｍより第１及び第２予測データＰＤＩ、Ｐ Ｄ ２’を
生成する。
変更可能な予測範囲制御値ｍを保持し、ｍは予測データ
生成部７に与えられる。予測データ生成部７は前回入力
された入力電圧ＶＩＮの最終変換結果Ｄｌｉ’が格納さ
れており、ＤＦＯ値と予測範囲制御部９から与えられる
ｍより第１及び第２予測データＰＤＩ、Ｐ Ｄ ２’を
生成する。
第１予測データＰＤＩは最終変換結果Ｄｒの値の下位ｍ
ビットを０にしたものであり、８ビツトのＡ／Ｄ変換器
（ｒ３＝８ ）で予測範囲制御値ｍ＝３の時、ＰＤＩ
＝ ａｂｃｄｅｏｏｏの値となる。また第２予測データ
ＰＤ２は第１予測データＰＤＩに２°を加算したもので
あ妙、上記の時ＰＤ２＝ａｂｃｄｅＯ００＋１０００（
＝２３）となる。これらの予測データＰＤＩ、ＰＤ２は
選択信号ＳＤに応じて変換値保持部６に与えられ、そこ
からデータＤＳとして基準電圧発生回路２に出力され、
そこで第１及び第２予測アナログ量たる第１及び第２予
測基準電圧ｖｒｅｆｐｌ 、Ｖｒｅｆｐ２が生成され、
順次コンパレータ３に与えられる。また、変換値保持部
６には逐次比較制御部５からの制御信号ＣＴも与えられ
ており、これが与えられると予測データ生成部７からの
予測データＰＤＩ、ＰＤ２ではなく、ここに保持された
変換途中のデータＤＳをそのまま出力する。
ビットを０にしたものであり、８ビツトのＡ／Ｄ変換器
（ｒ３＝８ ）で予測範囲制御値ｍ＝３の時、ＰＤＩ
＝ ａｂｃｄｅｏｏｏの値となる。また第２予測データ
ＰＤ２は第１予測データＰＤＩに２°を加算したもので
あ妙、上記の時ＰＤ２＝ａｂｃｄｅＯ００＋１０００（
＝２３）となる。これらの予測データＰＤＩ、ＰＤ２は
選択信号ＳＤに応じて変換値保持部６に与えられ、そこ
からデータＤＳとして基準電圧発生回路２に出力され、
そこで第１及び第２予測アナログ量たる第１及び第２予
測基準電圧ｖｒｅｆｐｌ 、Ｖｒｅｆｐ２が生成され、
順次コンパレータ３に与えられる。また、変換値保持部
６には逐次比較制御部５からの制御信号ＣＴも与えられ
ており、これが与えられると予測データ生成部７からの
予測データＰＤＩ、ＰＤ２ではなく、ここに保持された
変換途中のデータＤＳをそのまま出力する。
次にＡ／Ｄ変換器の動作について説明する。第２図は動
作を説明するフロー図であり、ここでは８ビツトの分解
能でＡ／Ｄ変換を行ない、上位５ビツトを予測に用いる
場合を例に説明する。またＵ回の変換結果Ｄ Ｆ’ ＝
ａｂｃｄｅｆ’ｇｈとし予測範囲制御値ｍ＝３とする
。
作を説明するフロー図であり、ここでは８ビツトの分解
能でＡ／Ｄ変換を行ない、上位５ビツトを予測に用いる
場合を例に説明する。またＵ回の変換結果Ｄ Ｆ’ ＝
ａｂｃｄｅｆ’ｇｈとし予測範囲制御値ｍ＝３とする
。
最初Ｋ、予測データ生成部７で第１予測データＰＤＩを
生成する。これは変換結果ＤＦの下位３ビツトを０にす
ることにより生成する（ ＰＤＩ ＝ａ ｂｃｄｅｏｏ
ｏ ）。これを変換値保持部６に値、データＤＳとして
基準電圧発生回路２に出力し、そこで第１予測基準電圧
ｖｒｅｆｐｌを生成する。コンパレータ３け入力さね、
た入力電圧ＶＩＮと第１予測基準電圧Ｎｒｅ ｆ’ｐｌ
とを比較する第１回大小判定を行ない、〜［Ｎ＞ ｖｒ
ｅｆ’ｐ＋の時は、判定信号Ｃ３＝”Ｈ′を制御部８に
出力して、制御部８は選択信号ＳＤを予測データ生成部
７に出力する。予測データ生成部７は次に第１予測デー
タＰＤＩ Ｋ ２ｍ−”１０ｏＯ”を加算した第２予測
データＤ２を変換値保持部６に出力し、コンパレータ３
では入力電圧”ＩＮと第２予測基準電圧ｖｒｅｆｐ２と
を比較する第２回大小判定が行なわれる。’ｄ ＴＮ
＜ Ｖｒｅｆｐ２の時は、判定信号ＣＳ ＝ ”Ｌ”を
制御部８に出力し、制御部８は選択信号ＳＤを予測デー
タ生成部７に出力し、第１予測データＰＤＩの第６ビツ
トを１にセットしたｉｉ （＝ ａｂｃｄｅｌｏｏ）を
変換値保持部６にセットする。そして前記値がデータＤ
Ｓとして出力され、通常の逐次変換処理により第３〜第
５の３回の大小判定がなされ、下位３ビツトの値が定め
られる。
生成する。これは変換結果ＤＦの下位３ビツトを０にす
ることにより生成する（ ＰＤＩ ＝ａ ｂｃｄｅｏｏ
ｏ ）。これを変換値保持部６に値、データＤＳとして
基準電圧発生回路２に出力し、そこで第１予測基準電圧
ｖｒｅｆｐｌを生成する。コンパレータ３け入力さね、
た入力電圧ＶＩＮと第１予測基準電圧Ｎｒｅ ｆ’ｐｌ
とを比較する第１回大小判定を行ない、〜［Ｎ＞ ｖｒ
ｅｆ’ｐ＋の時は、判定信号Ｃ３＝”Ｈ′を制御部８に
出力して、制御部８は選択信号ＳＤを予測データ生成部
７に出力する。予測データ生成部７は次に第１予測デー
タＰＤＩ Ｋ ２ｍ−”１０ｏＯ”を加算した第２予測
データＤ２を変換値保持部６に出力し、コンパレータ３
では入力電圧”ＩＮと第２予測基準電圧ｖｒｅｆｐ２と
を比較する第２回大小判定が行なわれる。’ｄ ＴＮ
＜ Ｖｒｅｆｐ２の時は、判定信号ＣＳ ＝ ”Ｌ”を
制御部８に出力し、制御部８は選択信号ＳＤを予測デー
タ生成部７に出力し、第１予測データＰＤＩの第６ビツ
トを１にセットしたｉｉ （＝ ａｂｃｄｅｌｏｏ）を
変換値保持部６にセットする。そして前記値がデータＤ
Ｓとして出力され、通常の逐次変換処理により第３〜第
５の３回の大小判定がなされ、下位３ビツトの値が定め
られる。
また、第１又は第２回の大小判定で〜［Ｎ ＜ ＶｒＰ
ｆｐ＋またはｖｒｅｆｐ２≦ＶＡＮの時は、上位５ビツ
トが前回の変換結果ＤＦ’と同様であるという予測が的
中しなかったことになり、ＭＳＢから再度逐次変換をや
り直す。このときは変換値保持部６には最初、従来と同
様にＤＳ＝”１０００００００”がセットされる。予測
が的中しなかった場合は従来より１又は２回余分に判定
を行なう必要があるが、予測が的中した場合は従来８回
変換する必要があったものが５回の変換で終了し、変換
時間を短縮できる。
ｆｐ＋またはｖｒｅｆｐ２≦ＶＡＮの時は、上位５ビツ
トが前回の変換結果ＤＦ’と同様であるという予測が的
中しなかったことになり、ＭＳＢから再度逐次変換をや
り直す。このときは変換値保持部６には最初、従来と同
様にＤＳ＝”１０００００００”がセットされる。予測
が的中しなかった場合は従来より１又は２回余分に判定
を行なう必要があるが、予測が的中した場合は従来８回
変換する必要があったものが５回の変換で終了し、変換
時間を短縮できる。
ここで入力電圧の変動が小さく予測範囲が狭くても予測
が的中する場合は、予測範囲制御値０の値を小さく設定
することによゆ、変換回数を少なくし変換時間をさらに
短縮できる。逆に、入力電圧の変動が大きく予測範囲が
狭いと予測が的中しない場合は、予測範囲制御値ｍの値
を大きく設定することにより、予測の的中確率を大きく
することができる。
が的中する場合は、予測範囲制御値０の値を小さく設定
することによゆ、変換回数を少なくし変換時間をさらに
短縮できる。逆に、入力電圧の変動が大きく予測範囲が
狭いと予測が的中しない場合は、予測範囲制御値ｍの値
を大きく設定することにより、予測の的中確率を大きく
することができる。
なお、予測範囲制御値ｍの変更は外部からソフトウェア
などに判断させて行なうか、または予測範囲制御部が自
動的に変更する↓うにしてもよへ例えば予測結果の的中
した場合ｍをｍ−１とし、的中しなかった場合ｍ＋１と
する。これによりハードウェア量は若干増加するが、予
測範囲が自動的に適正に設定される。
などに判断させて行なうか、または予測範囲制御部が自
動的に変更する↓うにしてもよへ例えば予測結果の的中
した場合ｍをｍ−１とし、的中しなかった場合ｍ＋１と
する。これによりハードウェア量は若干増加するが、予
測範囲が自動的に適正に設定される。
また、上記実施例では予測データとの比較を逐次変換用
のコンパレータにて行なった場合を示したが、これを専
用のコンパレータで行なうようにしてもよい。これによ
りハードウェア量は若干増加するが、さらに変換時間が
短縮される。
のコンパレータにて行なった場合を示したが、これを専
用のコンパレータで行なうようにしてもよい。これによ
りハードウェア量は若干増加するが、さらに変換時間が
短縮される。
［発明の効果〕
以上のようにこの発明によれば、前回の変換結果と今回
の変換結果との上位（ｖ −ｍ ）ビットは同値である
と予測し、予測が的中した場合に下位のビットだけを逐
次変換するようにし、ｍを変更することにより予測範囲
を適切に設定できるようにしたので、従来の逐次比較型
の回路構成とほぼ同様な構成、即ち小量のハードウェア
量で高速なＡ／Ｄ変換が可能となるなどの優れた効果を
奏する。
の変換結果との上位（ｖ −ｍ ）ビットは同値である
と予測し、予測が的中した場合に下位のビットだけを逐
次変換するようにし、ｍを変更することにより予測範囲
を適切に設定できるようにしたので、従来の逐次比較型
の回路構成とほぼ同様な構成、即ち小量のハードウェア
量で高速なＡ／Ｄ変換が可能となるなどの優れた効果を
奏する。
第１図はこの発明の一実施例であるＡ／Ｄ変換器の構成
を示すブロック図、第２図は第１図のＡ／Ｄ変換動作を
説明するフロー図、第３図は従来の逐次変換型のＡ／Ｄ
変換器の構成を示すブロック図、第４図は第３図のＡ／
Ｄ変換動作を示すフロー図、第５図は従来の並列比較型
のＡ／Ｄ変換器の構成を示すブロック図である。 図において、２は基準電圧発生回路、３はコンパレータ
、５は逐次比較制御部、６は変換値保持部、７は予測デ
ータ生成部、８は制御部、９は予測範囲制御部を示す。 なお、図中、同一符号は同一、又は相当部分を示すっ
を示すブロック図、第２図は第１図のＡ／Ｄ変換動作を
説明するフロー図、第３図は従来の逐次変換型のＡ／Ｄ
変換器の構成を示すブロック図、第４図は第３図のＡ／
Ｄ変換動作を示すフロー図、第５図は従来の並列比較型
のＡ／Ｄ変換器の構成を示すブロック図である。 図において、２は基準電圧発生回路、３はコンパレータ
、５は逐次比較制御部、６は変換値保持部、７は予測デ
ータ生成部、８は制御部、９は予測範囲制御部を示す。 なお、図中、同一符号は同一、又は相当部分を示すっ
Claims (2)
- （１）アナログ量をｎビット長のディジタル量に上位ビ
ットから逐次変換するアナログ−ディジタル変換方法に
おいて、 最上位から（ｎ−ｍ）ビット（但しｍ＜ｎ）は先に変換
されたディジタル量の値を予測値として用い、下位ｍビ
ットを逐次変換し、予測範囲の大きさを決めるｍが予測
結果に応じて変更可能であることを特徴とするアナログ
−ディジタル変換方法。 - （２）アナログ量をｎビット長のディジタル量に上位ビ
ットから逐次変換するアナログ−ディジタル変換器にお
いて、 先に変換されたディジタル量を保持し、その下位ｍ（ｍ
＜ｎ）ビットを０として構成した第１予測値と、該第１
予測値に２ｍを加算して構成した第２予測値を生成する
予測値生成手段と、 第１及び第２予測値に関連する第１及び第２予測アナロ
グ量と新たに入力されたアナログ量とを比較する手段と
、 入力されたアナログ量が、第１予測アナログ量より大き
く第２予測アナログ量より小さいとき、下位ｍビットか
ら逐次変換する手段と、 第１予測値と第２予測値に関連する予測範囲の大きさを
決めるｍを予測結果に応じて変更する手段を備えたこと
を特徴とするアナログ−ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10961590A JPH046915A (ja) | 1990-04-24 | 1990-04-24 | アナログ―デイジタル変換方法及びその変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10961590A JPH046915A (ja) | 1990-04-24 | 1990-04-24 | アナログ―デイジタル変換方法及びその変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH046915A true JPH046915A (ja) | 1992-01-10 |
Family
ID=14514788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10961590A Pending JPH046915A (ja) | 1990-04-24 | 1990-04-24 | アナログ―デイジタル変換方法及びその変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH046915A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996039739A3 (en) * | 1995-06-02 | 1997-05-09 | Intermedics Inc | Hybrid analog-to-digital converter for low power applications, such as use in an implantable medical device |
| US6880460B2 (en) | 2002-03-15 | 2005-04-19 | Dainippon Screen Mfg. Co., Ltd. | Printing plate mounting apparatus |
-
1990
- 1990-04-24 JP JP10961590A patent/JPH046915A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996039739A3 (en) * | 1995-06-02 | 1997-05-09 | Intermedics Inc | Hybrid analog-to-digital converter for low power applications, such as use in an implantable medical device |
| US6880460B2 (en) | 2002-03-15 | 2005-04-19 | Dainippon Screen Mfg. Co., Ltd. | Printing plate mounting apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4620179A (en) | Method for successive approximation A/D conversion | |
| US6239734B1 (en) | Apparatus and a method for analog to digital conversion using plural reference signals and comparators | |
| EP0724792A1 (en) | Sub-ranging analog-to-digital converter | |
| US10727857B2 (en) | Successive approximation register (SAR) analog to digital converter (ADC) with switchable reference voltage | |
| JPS62157422A (ja) | アナログ・デイジタル変換器においてオフセツト電圧を修正する方法およびその装置 | |
| US5187483A (en) | Serial-to-parallel type analog-digital converting apparatus and operating method thereof | |
| JP2002026731A (ja) | 逐次比較型ａ／ｄコンバータ | |
| CN111337153A (zh) | 一种温度传感器及温度模拟信号数字化方法 | |
| JPS58104526A (ja) | 二段式ａ−ｄ変換装置 | |
| US6011502A (en) | Pseudo two-step current-mode analog-to-digital converter | |
| US20090174585A1 (en) | System and method for converting analog values into digital form | |
| KR100235465B1 (ko) | 플래시형 아날로그-디지탈 변환기 | |
| JPH046915A (ja) | アナログ―デイジタル変換方法及びその変換器 | |
| US4763108A (en) | Digital-to-analog conversion system | |
| US4460891A (en) | Analog-to-digital converter with explicit interpolation | |
| JP3161481B2 (ja) | インターリーブ方式のａ／ｄコンバータのオフセット補償回路 | |
| JPH03159320A (ja) | アナログ―ディジタル変換器 | |
| JPH0470124A (ja) | アナログ―デイジタル変換方法及び変換器 | |
| US6452528B1 (en) | Double comparison successive approximation method and apparatus | |
| KR100189748B1 (ko) | 고속 연속 근사 a/d 변환기 | |
| US11722143B2 (en) | ADC apparatus and control method | |
| JP2001094426A (ja) | Ｄ／ａ変換方法及びｄ／ａコンバータ | |
| JPH09266446A (ja) | アナログ・デジタル変換器及びそれを内蔵したシングルチップ・マイクロコンピュータ | |
| JPH11163726A (ja) | Ａ／ｄ変換器及びａ／ｄ変換方法 | |
| JPS62151025A (ja) | Ａｄ変換回路 |