JPH0469392B2 - - Google Patents
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- JPH0469392B2 JPH0469392B2 JP57207402A JP20740282A JPH0469392B2 JP H0469392 B2 JPH0469392 B2 JP H0469392B2 JP 57207402 A JP57207402 A JP 57207402A JP 20740282 A JP20740282 A JP 20740282A JP H0469392 B2 JPH0469392 B2 JP H0469392B2
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Description
【発明の詳細な説明】
本発明は、マトリクス型液晶表示装置の駆動方
法、特に画像表示用のマトリクス型液晶表示装置
の駆動方法に関する。
法、特に画像表示用のマトリクス型液晶表示装置
の駆動方法に関する。
第１図ａは、マトリクス型液晶表示装置の構成
を示す図であり、１０１は液晶パネル、１０２は
走査線、１０３はデータ線、１０４は走査側駆動
回路、１０５はデータ側駆動回路である。走査線
１０２及び走査線と対向するデータ線１０３は、
いずれもストライプ状の透明電極で形成され、走
査線とデータ線との間に液晶が介設されており、
走査線とデータ線との各交点に画素が形成されて
いる。液晶パネル１０１は時分割線順次駆動され
ており、走査側駆動回路１０４からは走査線の選
択信号が順次出力され、データ側駆動回路１０５
からは表示すべき画像に対応した液晶駆動信号が
時系列で出力されている。第１図ｂは第１図ａの
マトリクス型液晶表示装置の各部の電圧波形を示
す図であり、１１１乃至１１５のそれぞれにおい
て、縦軸は電圧を、横軸は時間を表わしている。
第１図ｂにおいて、１１１，１１２，１１３はそ
れぞれ（ｉ−１）行目，ｉ行目，（ｉ＋１）行目
の走査線の電圧波形、１１４はｊ列目のデータ線
の電圧波形であり、従つて、ｉ行ｊ列の位置の画
素に印加される電圧の波形は１１５のようにな
る。１３１は共通電位のレベルを示しておりその
電位はV1である。V1，V5，V0，V2は液晶駆動電
位レベルを示しており、その大小関係はV0＞V1
＞V2＞V5である。１２１，１２２，１２３はそ
れぞれ、（ｉ−１）行目，ｉ行目，（ｉ＋１）行目
の走査線選択期間を示している。従来、液晶画像
デイスプレイにおいて中間調表示を行う場合、デ
ータ線駆動信号は、（）画像データの値にプリ
セツトカウンタのカウンタ値をセツトしてプリセ
ツトカウンタを動作させることによつて、走査線
の一選択期間のうち、画像データが表わしている
値に相当する期間だけ液晶をONさせ、その他の
期間は液晶をOFFさせるような輝度信号を生成
する。（）Ｋ階調の階調表示を行う場合、Ｋ個
の輝度信号を予め用意しておき、画像データの値
に従つてＫ個のうちから１個の輝度信号を選択す
る。等の方法によつて生成されていた。データ側
駆動回路の出力端子数はデータ線の本数分だけ必
要であり、従つて輝度信号を生成するための単位
回路もデータ線の本数分だけ必要となる。前記
（），（）のごとき方法によつて輝度信号を生
成すると、データ側駆動回路が複雑なものとな
り、データ側駆動回路を構成する素子数は厖大な
ものとなる。従つて、前記（）、（）の駆動方
法を集積回路（以下、ICと略記）によつて実現
しようとすればICのチツプ寸法は大変大きなも
のとなり画像表示装置のコストを高める要因とな
る。
を示す図であり、１０１は液晶パネル、１０２は
走査線、１０３はデータ線、１０４は走査側駆動
回路、１０５はデータ側駆動回路である。走査線
１０２及び走査線と対向するデータ線１０３は、
いずれもストライプ状の透明電極で形成され、走
査線とデータ線との間に液晶が介設されており、
走査線とデータ線との各交点に画素が形成されて
いる。液晶パネル１０１は時分割線順次駆動され
ており、走査側駆動回路１０４からは走査線の選
択信号が順次出力され、データ側駆動回路１０５
からは表示すべき画像に対応した液晶駆動信号が
時系列で出力されている。第１図ｂは第１図ａの
マトリクス型液晶表示装置の各部の電圧波形を示
す図であり、１１１乃至１１５のそれぞれにおい
て、縦軸は電圧を、横軸は時間を表わしている。
第１図ｂにおいて、１１１，１１２，１１３はそ
れぞれ（ｉ−１）行目，ｉ行目，（ｉ＋１）行目
の走査線の電圧波形、１１４はｊ列目のデータ線
の電圧波形であり、従つて、ｉ行ｊ列の位置の画
素に印加される電圧の波形は１１５のようにな
る。１３１は共通電位のレベルを示しておりその
電位はV1である。V1，V5，V0，V2は液晶駆動電
位レベルを示しており、その大小関係はV0＞V1
＞V2＞V5である。１２１，１２２，１２３はそ
れぞれ、（ｉ−１）行目，ｉ行目，（ｉ＋１）行目
の走査線選択期間を示している。従来、液晶画像
デイスプレイにおいて中間調表示を行う場合、デ
ータ線駆動信号は、（）画像データの値にプリ
セツトカウンタのカウンタ値をセツトしてプリセ
ツトカウンタを動作させることによつて、走査線
の一選択期間のうち、画像データが表わしている
値に相当する期間だけ液晶をONさせ、その他の
期間は液晶をOFFさせるような輝度信号を生成
する。（）Ｋ階調の階調表示を行う場合、Ｋ個
の輝度信号を予め用意しておき、画像データの値
に従つてＫ個のうちから１個の輝度信号を選択す
る。等の方法によつて生成されていた。データ側
駆動回路の出力端子数はデータ線の本数分だけ必
要であり、従つて輝度信号を生成するための単位
回路もデータ線の本数分だけ必要となる。前記
（），（）のごとき方法によつて輝度信号を生
成すると、データ側駆動回路が複雑なものとな
り、データ側駆動回路を構成する素子数は厖大な
ものとなる。従つて、前記（）、（）の駆動方
法を集積回路（以下、ICと略記）によつて実現
しようとすればICのチツプ寸法は大変大きなも
のとなり画像表示装置のコストを高める要因とな
る。
本発明は、上述のごとき欠点を解決するもので
あり、その目的は低コストで信頼性の高い画像表
示用のマトリクス型液晶表示装置の駆動方法を提
供することにある。
あり、その目的は低コストで信頼性の高い画像表
示用のマトリクス型液晶表示装置の駆動方法を提
供することにある。
本発明は主旨は、Ｋ階調の階調表示を行う場
合、2M-1＋１≦Ｋ≦2Mを満たすＭ個の相異なる基
本信号をあらかじめ用意しておき、Ｍビツトの画
像データとＭ個の基本信号とからＫ階調分の輝度
信号を生成することにある。（ここで、Ｋ、Ｍは
いずれも整数）ただし、表示のコントラストを最
大限に得るために、Ｍ個の基本信号はいずれも、
走査線の一選択期間Ｔを周期とし、そのパルス幅
はＴ／Ｋ−１の整数倍とならなくてはならない。以 下、実施例に基づいて本発明を詳細に説明する。
第２図は、本発明を用いたマトリクス型液晶表示
装置の駆動システムの構成の一例を示す図であ
る。第２図において、２００はＭビツトの画像デ
ータ信号を供給するデータバスであり、第３図の
３２１に示すごとく一周期内にＮサイクルの変化
をしている。前記Ｍビツトの画像データ信号はＮ
段のシフトレジスタ２０１乃至２０５の出力によ
つて定められるアドレスに相当する第一のメモリ
に書き込まれる。第２図の２５１乃至２５５はそ
れぞれシフトレジスタ２０１乃至２０５の出力信
号を示している。出力信号２５１乃至２５５は通
常論理の“０”であり、一周期に一度だけ順次論
理の“１”となりデータバス２００の内容を第一
のメモリ２１１乃至２１５に書き込ましめる。第
３図のタイミングチヤートはこの様子を示したも
のであり、３０１，３０２，３０３，３０４，３
０５はそれぞれシフトレジスタ２５１，２５２，
２５３，２５４，２５５の出力信号を、３１１，
３１２，３１３，３１４，３１５はそれぞれ第一
メモリー２１１，２１２，２１３，２１４，２１
５に格納されているデータの内容を示している。
なお、斜線はデータが不確定である状態を示して
いる。第２図、第３図において、データバス２０
０にのせられている画像データ信号はＴ１のタイ
ミングでメモリ２１１に、Ｔ２のタイミングでメ
モリー２１２に、Ｔ３のタイミングでメモリー２
１３に書き込まれる。以下、順次メモリーへの画
像データの書き込みが行われ、TNのタイミング
でメモリー２１５への画像データの書き込みが行
なわれて一周期の画像データのメモリーへの書き
込み動作が終了する。前述の一周期分の画像デー
タは第１図における一本の走査線分の画像データ
に相当するものである。また一周期内のサイクル
数Ｎは第１図におけるデータ線の本数Ｎに等し
い。第２図２６０は第一のメモリー２１１乃至２
１５のデータの第二のメモリー２２１乃至２２５
への転送を制御するトリガー信号でありその信号
波形は第３図３２２に示される。トリガー信号３
２２が論理の“１”となつている期間内に第一の
メモリーのデータは一斉に第二のメモリーに書き
込まれ、３２２が論理の“０”である期間中第二
のメモリー２２１乃至２２５のデータは３２３に
示すごとく安定を保つている。第二のメモリー２
２１乃至２２５のそれぞれはＭビツトのデータ２
７１乃至２７５を出力しており、このＭビツトの
データと階調信号の構成要素である基本パルス列
２６１とが、輝度信号生成回路２３１乃至２３５
によつて合成されて各段の輝度信号２８１乃至２
８５が作られる。２６２は液晶をオンさせる電圧
レベル、２６３は液晶をオフさせる電圧レベルを
与える信号であり、２６２，２６３と輝度信号２
８１乃至２８５より液晶駆動信号２９１乃至２９
５が生成される。
合、2M-1＋１≦Ｋ≦2Mを満たすＭ個の相異なる基
本信号をあらかじめ用意しておき、Ｍビツトの画
像データとＭ個の基本信号とからＫ階調分の輝度
信号を生成することにある。（ここで、Ｋ、Ｍは
いずれも整数）ただし、表示のコントラストを最
大限に得るために、Ｍ個の基本信号はいずれも、
走査線の一選択期間Ｔを周期とし、そのパルス幅
はＴ／Ｋ−１の整数倍とならなくてはならない。以 下、実施例に基づいて本発明を詳細に説明する。
第２図は、本発明を用いたマトリクス型液晶表示
装置の駆動システムの構成の一例を示す図であ
る。第２図において、２００はＭビツトの画像デ
ータ信号を供給するデータバスであり、第３図の
３２１に示すごとく一周期内にＮサイクルの変化
をしている。前記Ｍビツトの画像データ信号はＮ
段のシフトレジスタ２０１乃至２０５の出力によ
つて定められるアドレスに相当する第一のメモリ
に書き込まれる。第２図の２５１乃至２５５はそ
れぞれシフトレジスタ２０１乃至２０５の出力信
号を示している。出力信号２５１乃至２５５は通
常論理の“０”であり、一周期に一度だけ順次論
理の“１”となりデータバス２００の内容を第一
のメモリ２１１乃至２１５に書き込ましめる。第
３図のタイミングチヤートはこの様子を示したも
のであり、３０１，３０２，３０３，３０４，３
０５はそれぞれシフトレジスタ２５１，２５２，
２５３，２５４，２５５の出力信号を、３１１，
３１２，３１３，３１４，３１５はそれぞれ第一
メモリー２１１，２１２，２１３，２１４，２１
５に格納されているデータの内容を示している。
なお、斜線はデータが不確定である状態を示して
いる。第２図、第３図において、データバス２０
０にのせられている画像データ信号はＴ１のタイ
ミングでメモリ２１１に、Ｔ２のタイミングでメ
モリー２１２に、Ｔ３のタイミングでメモリー２
１３に書き込まれる。以下、順次メモリーへの画
像データの書き込みが行われ、TNのタイミング
でメモリー２１５への画像データの書き込みが行
なわれて一周期の画像データのメモリーへの書き
込み動作が終了する。前述の一周期分の画像デー
タは第１図における一本の走査線分の画像データ
に相当するものである。また一周期内のサイクル
数Ｎは第１図におけるデータ線の本数Ｎに等し
い。第２図２６０は第一のメモリー２１１乃至２
１５のデータの第二のメモリー２２１乃至２２５
への転送を制御するトリガー信号でありその信号
波形は第３図３２２に示される。トリガー信号３
２２が論理の“１”となつている期間内に第一の
メモリーのデータは一斉に第二のメモリーに書き
込まれ、３２２が論理の“０”である期間中第二
のメモリー２２１乃至２２５のデータは３２３に
示すごとく安定を保つている。第二のメモリー２
２１乃至２２５のそれぞれはＭビツトのデータ２
７１乃至２７５を出力しており、このＭビツトの
データと階調信号の構成要素である基本パルス列
２６１とが、輝度信号生成回路２３１乃至２３５
によつて合成されて各段の輝度信号２８１乃至２
８５が作られる。２６２は液晶をオンさせる電圧
レベル、２６３は液晶をオフさせる電圧レベルを
与える信号であり、２６２，２６３と輝度信号２
８１乃至２８５より液晶駆動信号２９１乃至２９
５が生成される。
第４図ａは８階調の階調表示を行う場合の基本
信号列と輝度信号の組み合わせの一例である。本
発明によれば、このとき必要となる基本信号の数
ＭはＭ＝３である。第４図ａにおいて、４０１，
４０２，４０３が基本パルス、４０４乃至４１１
は前記３個の基本信号と３ビツトの画像データと
から生成された輝度信号であり、４０４，４０
５，４０６，４０７，４０８，４０９，４１０，
４１１はそれぞれ階調ランク０、１、２、３、
４、５、６、７に相当する。基本信号４０１，４
０２，４０３をそれぞれP2，P1，P0，バイナリ
ーコードで表わされた画像データの22の桁、21の
桁、20の桁の数字をそれぞれD2，D1，D0とする
と、輝度信号Ｘは次式で表わされる。
信号列と輝度信号の組み合わせの一例である。本
発明によれば、このとき必要となる基本信号の数
ＭはＭ＝３である。第４図ａにおいて、４０１，
４０２，４０３が基本パルス、４０４乃至４１１
は前記３個の基本信号と３ビツトの画像データと
から生成された輝度信号であり、４０４，４０
５，４０６，４０７，４０８，４０９，４１０，
４１１はそれぞれ階調ランク０、１、２、３、
４、５、６、７に相当する。基本信号４０１，４
０２，４０３をそれぞれP2，P1，P0，バイナリ
ーコードで表わされた画像データの22の桁、21の
桁、20の桁の数字をそれぞれD2，D1，D0とする
と、輝度信号Ｘは次式で表わされる。
Ｘ＝D2・P2＋D1・P1＋D0・P0
第４図ａにおいて、４１２，４１３はそれぞれ走
査線の一選択期間であり、その長さはＴである。
また、基本信号４０１のパルス幅４１４は4/7・
Ｔ、基本信号４０２のパルス幅４１５は2/7・Ｔ、
基本信号４０３のパルス幅４１６は1/7・Ｔであ
る。階調表示のコントラストを最大限に得るため
に、第４図ａに示すごとく最低ランクの輝度信号
４０４は全期間にわたつてロー、最高ランクの輝
度信号４１１は全期間にわたつてハイとなるよう
に基本パルスを定めることが本発明における重要
なポイントである。仮に、最高ランクの輝度信号
が４１７のごとく定められていたとすれば４１８
のような輝度信号がローとなる期間の存在によつ
て表示のコントラストが制限されるのみならず、
走査線及びデータ線の抵抗と画素の容量とによる
応答遅れに起因する液晶への印加電圧波形のなま
りによつてもコントラストが低下させられる。
査線の一選択期間であり、その長さはＴである。
また、基本信号４０１のパルス幅４１４は4/7・
Ｔ、基本信号４０２のパルス幅４１５は2/7・Ｔ、
基本信号４０３のパルス幅４１６は1/7・Ｔであ
る。階調表示のコントラストを最大限に得るため
に、第４図ａに示すごとく最低ランクの輝度信号
４０４は全期間にわたつてロー、最高ランクの輝
度信号４１１は全期間にわたつてハイとなるよう
に基本パルスを定めることが本発明における重要
なポイントである。仮に、最高ランクの輝度信号
が４１７のごとく定められていたとすれば４１８
のような輝度信号がローとなる期間の存在によつ
て表示のコントラストが制限されるのみならず、
走査線及びデータ線の抵抗と画素の容量とによる
応答遅れに起因する液晶への印加電圧波形のなま
りによつてもコントラストが低下させられる。
第４図ｂには、６階調の階調表示を行う場合の
基本信号列と輝度信号の組み合わせの一例を示
す。同図において、４２１，４２２，４２３は基
本信号であり、それぞれのパルス幅４３０，４３
１，４３２は、2/5・Ｔ，2/5・Ｔ，1/5・Ｔであ
る。
基本信号列と輝度信号の組み合わせの一例を示
す。同図において、４２１，４２２，４２３は基
本信号であり、それぞれのパルス幅４３０，４３
１，４３２は、2/5・Ｔ，2/5・Ｔ，1/5・Ｔであ
る。
第５図ａ，ｂは、前述の基本信号４０１，４０
２，４０３の生成方法の一例を示した図である。
同図において端子５０１には水平走査周波数の７
倍の周波数を有する信号CKが入力され、端子５
０２には水平走査周波数と同一の周波数を有する
リセツト信号Ｒが入力される。５１１，５１２，
５１３はリセツト端子付きの1/2分周回路であり、
CL，Ｑ，Ｒはそれぞれ入力端子、出力端子、リ
セツト端子である。前述の入力信号CK、リセツ
ト信号Ｒ，５１１，５１２，５１３の出力信号
Q1，Q2，Q3、及びQ1，Q2，Q3を変換して端子５
０６，５０７，５０８に得られる信号Ｑ 3，Ｑ 2，
Q3，Q2，Q3を第５図ｂに示す。第５図ｂにおけ
るＱ 3，Ｑ 2，Q3，Q2，Q3が第４図ａにおける基
本信号４０１，４０２，４０３である。
２，４０３の生成方法の一例を示した図である。
同図において端子５０１には水平走査周波数の７
倍の周波数を有する信号CKが入力され、端子５
０２には水平走査周波数と同一の周波数を有する
リセツト信号Ｒが入力される。５１１，５１２，
５１３はリセツト端子付きの1/2分周回路であり、
CL，Ｑ，Ｒはそれぞれ入力端子、出力端子、リ
セツト端子である。前述の入力信号CK、リセツ
ト信号Ｒ，５１１，５１２，５１３の出力信号
Q1，Q2，Q3、及びQ1，Q2，Q3を変換して端子５
０６，５０７，５０８に得られる信号Ｑ 3，Ｑ 2，
Q3，Q2，Q3を第５図ｂに示す。第５図ｂにおけ
るＱ 3，Ｑ 2，Q3，Q2，Q3が第４図ａにおける基
本信号４０１，４０２，４０３である。
第６図ａ，ｂに、第４図ｂにおける基本信号４
２１，４２２，４２３の生成方法の一例を示す。
端子６０１，６０２にはそれぞれ第６図ｂに示す
CK及びＲが入力され、６０３，６０４，６０５
には第６図ｂに示すQ1，Q2，Q3が得られる。６
０６，６０７，６０８にはそれぞれ、Ｑ 2，Ｑ 3，
Q2，Q3が得られる。Ｑ 2，Ｑ 3，Q2，Q3はそれぞ
れ第４図ｂにおける基本信号４２１，４２２，４
２３に相当する。
２１，４２２，４２３の生成方法の一例を示す。
端子６０１，６０２にはそれぞれ第６図ｂに示す
CK及びＲが入力され、６０３，６０４，６０５
には第６図ｂに示すQ1，Q2，Q3が得られる。６
０６，６０７，６０８にはそれぞれ、Ｑ 2，Ｑ 3，
Q2，Q3が得られる。Ｑ 2，Ｑ 3，Q2，Q3はそれぞ
れ第４図ｂにおける基本信号４２１，４２２，４
２３に相当する。
以上の如く、本発明のマトリクス型液晶表示装
置の駆動回路は、異なるパルス幅を有する輝度信
号を使用し、中間調画像表示を行うマトリクス型
液晶表示装置の駆動回路において、Ｎ段のシフト
レジスタ、Ｎサイクルの時系列でデータバスに与
えられたＭビツトのデータ信号が該シフトレジス
タの出力信号によつて指定されるアドレスに書き
込まれる第１のＮ段メモリー、該第１のＮ段メモ
リーの内容をトリガー信号に同期して書き込まれ
る第２のＮ段メモリー、該第２のＮ段メモリーの
各段のデータから各段の階調信号を生成するＮ段
の階調信号信号生成回路、該Ｎ段の階調信号生成
回路の出力信号から液晶駆動信号を生成するＮ段
の液晶駆動回路から構成され、前記Ｎ段の階調信
号信号生成回路は、パルス幅比が１：２：４…
…：2nなる基準パルス幅信号を発生させる手段
と、該基本パルス幅信号と前記第２のＮ段メモリ
ーからのデジタル信号とを組み合せる組み合せる
論理演算手段とを具備し、該基準パルス幅信号の
パルス幅は、走査線の１選択期間（Ｔ）の
１／Ｋ−１（Ｋは階調数を示す）を単位期間とし、 かつ該１選択期間の全期間使用したことにより、
階調信号生成回路の基本信号（基本パルス幅信
号）を生成するための回路が大いに簡略化される
と同時に、データ線１本分の輝度信号を生成する
ための単位回路も大変簡単なものとなる。従つ
て、本願の中間調画像表示を行うマトリクス型液
晶表示装置の駆動回路を適用することにより、液
晶駆動回路のコストは大幅に低減され、同時に、
駆動回路の簡略化によつて、駆動回路の低電力化
及び信頼性の向上が成される。
置の駆動回路は、異なるパルス幅を有する輝度信
号を使用し、中間調画像表示を行うマトリクス型
液晶表示装置の駆動回路において、Ｎ段のシフト
レジスタ、Ｎサイクルの時系列でデータバスに与
えられたＭビツトのデータ信号が該シフトレジス
タの出力信号によつて指定されるアドレスに書き
込まれる第１のＮ段メモリー、該第１のＮ段メモ
リーの内容をトリガー信号に同期して書き込まれ
る第２のＮ段メモリー、該第２のＮ段メモリーの
各段のデータから各段の階調信号を生成するＮ段
の階調信号信号生成回路、該Ｎ段の階調信号生成
回路の出力信号から液晶駆動信号を生成するＮ段
の液晶駆動回路から構成され、前記Ｎ段の階調信
号信号生成回路は、パルス幅比が１：２：４…
…：2nなる基準パルス幅信号を発生させる手段
と、該基本パルス幅信号と前記第２のＮ段メモリ
ーからのデジタル信号とを組み合せる組み合せる
論理演算手段とを具備し、該基準パルス幅信号の
パルス幅は、走査線の１選択期間（Ｔ）の
１／Ｋ−１（Ｋは階調数を示す）を単位期間とし、 かつ該１選択期間の全期間使用したことにより、
階調信号生成回路の基本信号（基本パルス幅信
号）を生成するための回路が大いに簡略化される
と同時に、データ線１本分の輝度信号を生成する
ための単位回路も大変簡単なものとなる。従つ
て、本願の中間調画像表示を行うマトリクス型液
晶表示装置の駆動回路を適用することにより、液
晶駆動回路のコストは大幅に低減され、同時に、
駆動回路の簡略化によつて、駆動回路の低電力化
及び信頼性の向上が成される。
第１図ａ，ｂは従来のマトリクス型液晶表示装
置の構造及び駆動方法を説明するための図。第２
図は、本発明を適用したマトリクス型液晶表示装
置の駆動システムの一例を示す図。第３図は、第
２図に示すシステムのタイミングチヤートを示す
図。第４図ａ，ｂ、第５図ａ，ｂ及び第６図ａ，
ｂは本発明を説明するための図。
置の構造及び駆動方法を説明するための図。第２
図は、本発明を適用したマトリクス型液晶表示装
置の駆動システムの一例を示す図。第３図は、第
２図に示すシステムのタイミングチヤートを示す
図。第４図ａ，ｂ、第５図ａ，ｂ及び第６図ａ，
ｂは本発明を説明するための図。
Claims (1)
- 【特許請求の範囲】 １ 異なるパルス幅を有する輝度信号を使用し、
中間調画像表示を行うマトリクス型液晶表示装置
の駆動回路において、Ｎ段のシフトレジスタ、Ｎ
サイクルの時系列でデータバスに与えられたＭビ
ツトのデータ信号が該シフトレジスタの出力信号
によつて指定されるアドレスに書き込まれる第１
のＮ段メモリー、該第１のＮ段メモリーの内容を
トリガー信号に同期して書き込まれる第２のＮ段
メモリー、該第２のＮ段メモリーの各段のデータ
から各段の階調信号を生成するＮ段の階調信号信
号生成回路、該Ｎ段の階調信号生成回路の出力信
号から液晶駆動信号を生成するＮ段の液晶駆動回
路からなり、前記Ｎ段の階調信号信号生成回路
は、パルス幅比が１：２：４……：2nなる基準パ
ルス幅信号を発生させる手段と、該基準パルス幅
信号と前記第２のＮ段メモリーからのデジタル信
号とを組み合せる論理演算手段とを具備し、該基
準パルス幅信号のパルス幅は、走査線の１選択期
間（Ｔ）の１／Ｋ−１（Ｋは階調数を示す）を単位 期間とし、かつ該１選択期間の全期間使用したこ
とを特徴とするマトリクス型液晶表示装置の駆動
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20740282A JPS5997192A (ja) | 1982-11-26 | 1982-11-26 | マトリクス型液晶表示装置の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20740282A JPS5997192A (ja) | 1982-11-26 | 1982-11-26 | マトリクス型液晶表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5997192A JPS5997192A (ja) | 1984-06-04 |
| JPH0469392B2 true JPH0469392B2 (ja) | 1992-11-06 |
Family
ID=16539143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20740282A Granted JPS5997192A (ja) | 1982-11-26 | 1982-11-26 | マトリクス型液晶表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5997192A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2580110B1 (ja) * | 1985-04-04 | 1987-05-29 | Commissariat Energie Atomique | |
| JPS6273294A (ja) * | 1985-09-27 | 1987-04-03 | カシオ計算機株式会社 | 画像表示装置 |
| JP2000148088A (ja) * | 1998-11-16 | 2000-05-26 | Tdk Corp | 有機ｅｌ表示装置の駆動装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042947B2 (ja) * | 1978-01-25 | 1985-09-25 | 株式会社日立製作所 | 液晶表示装置の輝度変調信号発生装置 |
| JPS54100292A (en) * | 1978-01-25 | 1979-08-07 | Hitachi Ltd | Luminance modulation signal generator for liquid crystal display unit |
| JPS54100224A (en) * | 1978-01-25 | 1979-08-07 | Hitachi Ltd | Luminance modulator for liquid crystal display unit |
| JPS5531371A (en) * | 1978-08-29 | 1980-03-05 | Seiko Epson Corp | Liquid crystal driving circuit |
-
1982
- 1982-11-26 JP JP20740282A patent/JPS5997192A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5997192A (ja) | 1984-06-04 |
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