JPH0470657B2 - - Google Patents
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- JPH0470657B2 JPH0470657B2 JP57171072A JP17107282A JPH0470657B2 JP H0470657 B2 JPH0470657 B2 JP H0470657B2 JP 57171072 A JP57171072 A JP 57171072A JP 17107282 A JP17107282 A JP 17107282A JP H0470657 B2 JPH0470657 B2 JP H0470657B2
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- signal
- memory
- address
- controller
- bit
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- Expired - Lifetime
Links
Landscapes
- Hardware Redundancy (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
利用分野
この発明はメモリシステム、特に訂正できない
エラーを検出する結果としてメモリシステムを再
構成する装置に関する。 従来技術の説明 一般に、メモリシステムは、エラーが検出され
るとメモリシステムのモジユールを再構成するた
めの装置を有している。 このようなシステムは1974年４月９日に発行に
なつたデビツト・デー・デボイおよびジヨージ・
ジエー・バローウの米国特許第3803560号明細書
に開示されている。 他の装置はマツピイング、置換アルゴリズムお
よびバツフア容量のような重要な物理的バツフア
記憶パラメータを変えることによつてバツフア記
憶容量を減少させている。 このタイプのシステムとしては米国特許第
3820078号明細書に開示されている。 英国特許第1411290号明細書に開示されている
ような他のシステムは並列にアクセスでき、メモ
リバンク内の故障の発生の場合、メモリの配置を
自由に替えることができるようにするために随意
に変更できるアドレス数に対応するインターリー
ブされた数を備えている。 上記の先行技術のシステムは自動メモリ再構成
を提供するが一方、そのようなシステムは故障と
して検出されるこれらのモジユールを取除くこと
によつて単一のコントローラあるいは制御装置の
制御の下で作動するメモリモジユールを再構成す
る。 また、このような先行技術のシステムは、訂正
できないエラーがその範囲内に検出されると、編
成されたメモリ領域を所定のアドレス配置に保つ
ことはできない。 例えば、このメモリ領域はコンピユータの基本
オペレーテイングシステム・ソフトウエアが格納
される領域に対応する。 発明の目的 したがつて、この発明の主な目的は隣接するメ
モリ空間を提供するために自動的に再構成できる
１つ以上のコントローラを含むメモリシステムを
提供することにある。 さらに、この発明の目的は故障条件の検出の際
メモリ空間システムを保存するために自動的に再
構成できるメモリコントローラを提供することに
ある。 この発明の前記および他の目的はこの発明のメ
モリシステムの好ましい実施例で達成される。 発明の概要 メモリシステムは多数のメモリコントローラを
含み、そのコントローラの各々はデータ処理装置
から命令およびデータを受信するための共通バス
に接続する。メモリ故障がデータ処理装置によつ
て検出されると、メモリコントローラは再構成を
特定する命令の所定のタイプによつて再構成され
る。このような再構成中、メモリシステムのアー
キテクチヤあるいは編成は故障コントローラをオ
フラインに切換え、隣接メモリ空間を保存するた
めその場所に他の残りの正常なコントローラに取
換えることによつて変更される。 その上に、この発明のメモリシステムにおい
て、故障と指定されたコントローラメモリの一部
はオフラインに切換えられ、通信は前記のように
残りの正常メモリを作動するためのコントローラ
となお持続される。 メモリシステムの好ましい実施例において、各
コントローラは再構成コマンドから受信される再
構成コントローラアドレスおよび制御情報ビツト
を格納するための再構成モード制御レジスタを持
つた再構成装置を有している。制御ビツトはメモ
リコントローラの作動状態を特定するために符号
化される。再構成装置は、コントローラが再構成
作動モードで作動するとき指示するためのモード
制御装置を有している。モード制御装置が再構成
命令によつて所定状態にセツトされると、それに
対応するコントローラは再構成アドレスビツトに
よつて指定される。すなわち、そのコントローラ
のみが再構成コントローラアドレスを指定するメ
モリコマンドに応答する。 少なくとも制御情報ビツトの一対はコントロー
ラのオフライン状態を指定するのに使用される。
一方、他のビツトはコントローラが再構成される
方法を指示する。より詳細に説明すると、各コン
トローラはコントローラの制御論理回路を含むマ
ーザーボードおよび多数のドーターボード対を含
むように構成される。ドーターボードの各々はコ
ントローラが所有することができる全メモリ容量
の所定容量を含む。好ましい実施例において、２
対のドーターボードがあり、各ドーターボードは
全メモリの1/4を含む。 オフラインビツトはオフラインに接続されるド
ーターボードの数を指示するために符号化され
る。 すなわち、このビツトは、ドーターボードのす
べてがオフラインかあるいはオンラインのどちら
かに接続されたこと、および一対のドーターボー
ドがオフラインに接続されるかあるいはドーター
ボード対の1/2がオフラインに接続されたことを
指示する。 オフラインビツトを表わす信号は入力としてコ
ントローラバス応答回路に加えられる。バス応答
回路はボードがコントローラ内に設置されたか否
かを指示するドーターボードの各々から信号を受
信するように接続されている。好ましい実施例に
おいて、各コントローラは２対のドーターボード
を有するかあるいは１対のドーターボードを有す
るかのどちらかである。通常の動作中、バス応答
回路はコントローラが２対のドーターボードを含
むかあるいは一対のドーターボードのどちらかを
含むかあるいは含まないかどうかの機能およびオ
フラインビツトの状態としてバスコマンドに応答
を発生する。 保守あるいは診断動作の場合、バス応答回路は
コントローラが２対のドーターボードを含むかあ
るいは１対のドーターボードを含むかあるいは含
まないかおよびコマンドがオンラインメモリかあ
るいはオフラインメモリのどちらかとの通信を指
定するかあるいは指定したいかどうかの機能とし
て応答を発生する。 コントローラがいかに再構成されたかを指示す
る制御ビツトは少なくとも一対のビツトを有す
る。 第１ビツトは両方のドーターボード対が交換
（すなわち1/2ボードの交換）されてしまつたこと
を指定するために符号化される。２番目のビツト
はドーターボード内のセクシヨンが交換（すなわ
ち、1/4ボードの交換）されてしまつたことを指
定するために符号化される。 さらに、再構成装置は再構成レジスタをモード
制御装置およびバスに接続する識別レジスタを有
している。そのレジスタは制御情報ビツトのうち
の所定ビツトおよびモード制御装置の状態に対応
する信号を含むエラー状態信号を格納する。 再構成レジスタおよび識別レジスタの両方とも
メモリシステムコントローラがインターリーブ動
作モードあるいはバンク動作モードで動作してい
ることを特定する指示を格納する。 この発明のメモリシステムはインターリーブ動
作とバンク動作のどちらかあるいは両方のモード
で動作することができる。バンクシステムは複数
の独立したアクセス可能なメモリユニツトが一時
に１つのメモリがアクセスされるシステムであ
る。 バンクシステムのメモリユニツトは独立にアク
セス可能で一時に１つのアドレスだけがバンクで
アクセスできる最小の単位であると考えられる。 インターリーブシステムは多数のアドレスが並
列にアクセスできるように複数のメモリユニツト
を通してインターリーブされるものである。 この発明の原理に従つて、メモリコントローラ
のシステムアーキテクチヤの変更はメモリ故障の
ロケーシヨンおよびメモリシステム再構成モード
のタイプ（すなわち、バンクモード又はインター
リーブモード）の機能としてなされる。例えば、
コントローラが全ポピユレートされており（即ち
２対のドーターボードを含み）、故障がアドレス
０を有するロケーシヨンで起きると、コントロー
ラ再構成装置は故障をコントローラメモリの上部
１／４に移すように1/2ボードと1/4ボード交換を実
行するような条件が設けられる。 このメモリシステムは複数のコントローラ対か
らなり、各コントローラはインターリーブモード
で動作し、１つのコントローラが完全に故障であ
るとき、最上位のメモリ空間に割当てられた残り
の正常なコントローラ対の１つはそのときオフラ
インにされている故障コントローラで交換するこ
とができる。 このような配置において、コントローラ対のう
ち残りの正常なコントローラはバンクモードで動
作され得る。 以上のように、システム再構成のタイプにかか
わらず、この発明は隣接するメモリ空間を提供
し、システム動作（すなわち、オペレーテイング
システムソフトウエアメモリ領域）のために必要
なあるメモリ空間を保存するためにメモリコント
ローラの自動再構成を可能にすることがわかる。 第１図のシステムの概略的説明 第１図はこの発明の装置を含むデータ処理シス
テムを示す。 第１図を参照すると、システムは多数のサブシ
ステム２０−１〜２０−ｎおよび中央処理装置
（CPU）４０に接続される多重ラインバスを含む
ことがわかる。 メモリコントローラのみが示されているが、第
１図のシステムは普通は1976年12月28日発行され
た米国特許第4000485号明細書に開示されている
ように他の装置を備えているということがわか
る。 メモリサブシステムの各々はラベルＡ〜Ｄが付
けられた２対、すなわち、４つのメモリモジユー
ルユニツトまでアドレスするメモリコントローラ
（すなわち、２００−１〜２００−ｎ）を有して
いる。 前記のように、各メモリモジユールユニツトの
回路はコントローラ制御回路を含むマザーボード
に接続するドーターボード上に設けられる。 好ましい実施例において、メモリコントローラ
は全ポピユレートされるか（即ちドーターボード
の２対を含むか）あるいは半ポピユレートされる
か（即ちドーターボードの１対を含むか）のいず
れかである。 CPU４０はこの発明の目的のため従来、よく
用いられているマイクロプログラミングされた処
理装置である。 リチヤード・エー・リーメイおよびジヨン・エ
ル・カーレイによつて発明され、1978年１月５日
に米国特許出願された出願867266号「多重の顕著
な情報リクエストを提供するシステム」に加えて
前記に引用した同時係属出願はさらに細部につい
て参考とすることができる。 さらに、ここで引用したジヨージ・ジエー・バ
ーロウ等の関連出願「主データ処理システム装置
と中央サブシステム間の情報転送を制御するため
のインターフエース」もまた参考にすることがで
きる。 CPU４０ならびに各コントローラおよび各メ
モリサブシステムは米国特許第4000485号明細書
に開示されている所定の方法でバス１０を介して
通信する。 簡単に言うと、通信をしたい装置はバスサイク
ルをリクエストし、バスサイクルが許可されると
その装置は“マスター”になり、システムの他の
装置に“スレーブ”としてアドレスすることがで
きる。応答（例えば、メモリ読出し動作）を必要
とするこれらのバス交換の場合リクエスト装置は
自分自身を“マスター”として識別し、スレーブ
装置に応答が要求されることを指示する。 スレーブが応答する準備ができているとき（例
えば、リクエストされた情報を得ること）は、ス
レーブは“マスター”の役割を引受け、リクエス
ト装置に情報の転送を始める。 したがつて、バスサイクル数は実行される動作
タイプによつて変化する。 第２図に関して述べられたように制御ラインに
印加された信号の状態を変更することによつて、
１つの装置はもう１つの装置に始められるかある
いは実行される動作サイクルのタイプを指定する
ことができる。 分散されたタイ・ブレーキングネツトワークは
バスサイクルを許可し、バス１０の使用のため同
時リクエストを解決する。 優先順位はバス１０上の物理的な位置に基づい
て許可されると、最高順位はバス上の第１番目の
装置に与えられる。 典型的システムにおいて、メモリサブシステム
は最高順位が許され、CPUは実行要求に基づい
て位置決めされた他の装置と共に最下位の順位が
許可される。 メモリサブシステムインターフエース 第１図のコントローラを説明するまえに、各コ
ントローラとバス１０間のインターフエースから
構成される多数のラインがあることがわかる。 図示のように、インターフエースラインは多数
のアドレスライン（BSAD00−23、BSAP00）、
２組のデータライン（BSDT00−15、BSDP00、
BSDP08）および（BSDT16−31、BSDP16、
BSDP24）、多数の制御ライン（BSMREF−
BSMCLR）、多数のタイミングライン
（BSREQT−BSNAKR）および多数のタイブレ
ーキングネツトワークライン（BSAUOK−
BSIUOK、BSMYOK）を含む。 前記のインターフエースラインの説明は下記に
詳細に説明される。 メモリサブシステムインターフエースライン名 称 説 明 アドレスライン BSAD00−BSAD23 バスアドレスラインはコン
トローラ２００に24ビツトのアドレスを転送す
るかあるいはコントローラ２００からバス（ス
レーブ装置によつて受信するために）に16ビツ
トの識別子を転送するためにバスメモリ参照ラ
インに関連して使用される24ビツトの広い通路
から構成する。 ラインBSAD00−BSAD03に印加される信号
は、メモリアドレス指定のため使用されるた
め、特定の512K語モジユールを選択すると、
ラインBSAD04−BSAD22はモジユールにおけ
る512K語の１つを選択する。一方、ライン
BSAD23に印加された信号は選択語（すなわ
ち、BSAD23＝１＝右側バイト；BSAD23＝１
＝左側バイト）内のバイトの１つを選択する。 識別のために使用されると、ラインBSAD00
−BSAD07は使用されない。 ラインBSAD08−BSAD23は先のメモリ読出
しリクエスト中コントローラ２００に伝送され
るように受信装置の識別信号を伝える。 BSAP00 バスアドレスパリテイラインはライン
BSAD00−BSAD07に印加されるアドレス信号
のために奇数パリテイ信号を提供する両方向ラ
インである。 データライン BSDT00−BSDT15、BSDT16−BSDT31 バス
データラインの組は実行される動作サイクルの
機能としてコントローラ２００とバス間のデー
タあるいは識別情報を転送するために32ビツト
すなわち２語の巾広い両方向通路を構成する。 書込み動作サイクル中、バスデータラインは
ラインBSAD00−BSAD23に印加されたアドレ
ス信号によつて特定されたメモリロケーシヨン
に書込まれるように情報を転送する。 読出し動作の第１の半サイクル中、データラ
インBSDT00−BSDT15はコントローラ２００
に識別情報（チヤネル番号）を転送する読出し
動作の第２の半サイクル中、データラインはメ
モリから読出した情報を転送する。 BSDP00、BSDP08、BSDP16、BSDP24 バス
データパリテイラインは下記のように符号化さ
れる奇数パリテイ信号を提供する２組の両方向
ラインである。 BSDP00＝ラインBSDT00−BSDT07（左側バ
イト）に印加されるための信号のための奇数
パリテイ BSDP08＝ラインBSDT08−BSDT15（右側バ
イト）に印加された信号のための奇数パリテ
イ BSDP16＝ラインBSDT16−BSDT23に印加さ
れた信号のための奇数パリテイ BSDP24＝ラインBSDT24−BSDT31に印加さ
れた奇数パリテイ信号 制御ライン BSMREF バスメモリ参照ラインはバスからメ
モリコントローラ２００にのびる。 真状態にセツトされると、このラインはライ
ンBSAD00−BSAD23は完全なメモリコントロ
ーラアドレスを含み、特定のロケーシヨンで書
込みあるいは読出し動作を実行するように、コ
ントローラ２００に信号を出す。 偽状態にリセツトされると、ラインはライン
BSAD00−BSAD23は他の装置に向けられ、コ
ントローラ２００に向けられない情報を含むよ
うにコントローラ２００に信号を出す。 BSWRIT バス書込みラインはバスからメモリ
コントローラ２００にのびる。 このラインは真状態にセツトされると真であ
るラインBSMREFに関連して書込み動作サイ
クルを実行するためにコントローラ２００に信
号を出す。偽状態にリセツトされると、このラ
インは真であるラインBSMREFに関連して読
出し動作サイクルを実行するためにコントロー
ラ２００に信号を出す。 BSBYTE バスバイトラインはバスからコント
ローラ２００にのびる。 このラインは、真状態にセツトされると、ワ
ード動作よりむしろバイト動作を実行すべきで
ある信号をコントローラ２００に出す。 BSLOCK バスロツクラインはバスからコント
ローラ２００にのびる。 真状態にセツトされると、このラインはテス
トの実行あるいはコントローラ２００以内に含
まれるメモリロツクフリツプフロツプの状態を
変更するためのリクエスト信号をコントローラ
２００に出す。 BSSHBC バスの第２のバスサイクルの半サイ
クルラインはコントローラ２００によつてバス
に印加される現在の情報は先の読出しリクエス
トによつてリクエストされる情報であるという
信号を装置に出すために使用される。 この場合、コントローラ２００および情報を
受信する装置の両方ともコントローラ２００が
転送を完了するまでイニシエイーシヨンサイク
ルのスタートからすべての装置に対してビジー
である。 このラインはそのメモリロツクフリツプフロ
ツプをセツトあるいはリセツトするために
BSLOCKラインと共に使用される。 装置が読出しあるいは書込みをリクエストさ
れ、ラインBSLOCKが真であると、ライン
BSSHBCは真であるとそのロツクフリツプフ
ロツプをリセツトするためにコントローラ２０
０に信号を出す。 偽状態であると、それはそのロツクフリツプ
フロツプをテストあるいはリセツトするために
コントローラ２００に信号を出す。 BSMCLR バスマスタークリアラインはバスか
らコントローラ２００にのびる。 このラインが真状態にセツトされると、これ
によつて、コントローラ２００はコントローラ
２００内のあるバス回路をゼロにクリアする。 BSDBWD ２倍ワードラインはコントローラ２
００からバス１０にのびる単方向ラインであ
る。 BSDBPLラインと共にこのラインは読出し
リクエスト中データは何ワードであるかメモリ
コントローラ２００によつて提供されるフオー
マツトはどういうフオーマツトであるかを指示
するために使用される。 メモリコントローラ２００からの読出し応答
サイクル中、ラインBSDBWDの状態は１ワー
ドかあるいは２ワードのデータがバス１０に印
加されるかどうかを指示する。 ラインBSDSWDが２進“１”状態にされる
と、これは２ワードが転送されたことを指示す
る。 １ワードのみが転送されると、ライン
BSDBWDは２進“０”にされる。 BSDBPL ２倍のプルラインはコントローラ２
００とバス１０間にのびる両方向ラインであ
る。 ラインBSDBWBと共にこのラインは応答が
リクエストされたデータの最初の装置（最後の
装置でない）かあるいは最後の装置であるかど
うかを指示する。 バスハンドシエーク／タイミングライン BSREQT バスリクエストラインはバスとコン
トローラ２００間にのびる両方向ラインであ
る。 真状態にセツトされると、他の装置がバスサ
イクルをリクエストしているという信号をコン
トローラ２００に出す。 偽状態にリセツトされると、バスリクエスト
をペンデイングにするいかなるバスもないとい
う信号をコントローラ２００に出す。 このラインは読出しの第２のバスサイクルの
半サイクルをリクエストするためにコントロー
ラ２００によつて真状態にセツトされる。 BSDCNN データサイクルラインはバスとコン
トローラ２００間にのびる両方向ラインであ
る。 真状態にされると、装置はリクエストされた
バスサイクルを許可され、他の装置のためバス
上に情報にのせる信号をコントローラ２００に
出す。 コントローラ２００はリクエストされたデー
タを装置に送り返すという信号を出すためにラ
インを真状態にする。 これに先だつて、コントローラ２００はリク
エストされ、バスサイクルが許可される。 BSACKR バス肯定応答ラインはバスとコント
ローラ２００間にのびる両方向ラインである。 コントローラ２００によつて２進“１”にセ
ツトされると、ラインは読出しの第１のバスサ
イクルの半サイクルあるいは書込みサイクル中
バス転送は受付けられているという信号を出
す。 読出しの第２のバスサイクルの半サイクル
中、このラインはリクエストを起こしている装
置によつて２進“１”にセツトされると転送受
付け信号をコントローラ２００に出す。 BSWAIT バス待機ラインはバスとコントロー
ラ２００間にのびる両方向ラインである。 コントローラ２００によつて、２進“１”状
態にセツトされると、コントローラはこの時に
転送を受付けることができないという信号をリ
クエスト装置に出す。 その後、前記装置はコントローラ２００が転
送に肯定応答するまで連続する再試行を始め
る。 コントローラ２００は下記の条件の下で
BSWAITラインを真にセツトする。 １ すべての待行列（キユー）レジスタが満杯
であるときビジーである。 ２ 初期モードであるときビジーである。
BSWAITラインは装置によつて２進“１”
にセツトされると、これは、データはリクエ
スト装置によつて受付けられなくてその現在
のバス動作サイクルを終了すべきである信号
をコントローラに出す。 BSNAKR バス否定応答ラインはバスとコント
ローラ２００間にのびる両方向ラインである。 このラインがコントローラ２００によつて２
進“１”状態にセツトされると、特定される転
送を拒否している信号を出す。 コントローラ２００は下記のようにライン
BSNAKRを真状態にセツトする。 １ メモリロツクフリツプフロツプは２進
“１”にセツトされる。 ２ リクエストがロツクフリツプフロツプ
（BSLOCKが真で、BSSHBCが偽である） すべての他の場合において、メモリロツクフ
リツプフロツプがセツトされると、コントロー
ラ２００はBSACKRライン又はBSWAITライ
ンを介して応答を発生するかあるいはいかなる
応答も発生しない。 BSNAKRラインは装置によつて真にされる
と、これはデータは装置によつて受付けられな
くて、その動作サイクル終了すべきであるとい
う信号をコントローラ２００に出す。 タイブレーキング制御ライン BSAUOK−BSIUK タイブレーキングネツトワ
ークラインはバスからコントローラ２００にの
びる。 これらのラインは高位の優先順位の装置はバ
スリクエストをリクエストしているかどうかの
信号をコントローラ２００に出す。 これらのライン上のすべての信号が２進
“１”であるとき、これによつて、BSDCNN
ラインを２進“１”にできるのはどの時間で、
バスサイクル許可信号をコントローラ２００に
出す。 ライン上の信号のうちの１つでも２進“０”
であると、これによつて、バスサイクルが許可
されなくて、ラインBSDCNNが２進“１”に
されることを禁止する信号をコントローラ２０
０に出す。 BSMYOK タイブレーキングネツトワークライ
ンはコントローラ２００からバスにのびる。 コントローラ２００はバスリクエストの低位
の順位の他の装置に信号を出すためにこのライ
ンを２進“０”にする。 BSYELO バスイエーロウラインは両方向ライ
ンである。リード命令に応答して第２のバスサ
イクルの半サイクル中真状態にセツトされると
き、それは、その時に伴なう転送情報が首尾よ
く訂正されることを指示する。 メモリ読出しリクエスト中真状態にセツトさ
れると、このラインは読出しリクエストが診断
コマンドとしてほん訳されるべきであることを
指示する。 第１図のメモリサブシステムの概略的説明 第３図はこの発明の原理を用いて構成されている
コントローラ２００−１を含むメモリサブシステ
ム２０−１の好ましい実施例である。 第１図を説明すると、コントローラ２００−１
はメモリ部２１０の２つの256K語メモリモジユ
ール装置２１０−２および２１０−４を制御する
ことがわかる。 ブロツク２１０−２および２１０−４のモジユ
ール装置はブロツク２１０−２０および２１０−
４０に対応する高速MOSランダムアクセスメモ
リ集積回路およびブロツク２１０−２２〜２１０
−２６および２１０−４２〜２１０−４６に対応
するアドレスバツフア回路を含む。 各256Kメモリ装置は第４ｃ図に詳細に図示さ
れているように１ビツトダイナミツクMOSRAM
チツプによる64K語から構成する。 さらに詳細に、第４ｃ図を説明する。22ビツト
メモリモジユールによる各256Kは１ビツトチツ
プによる88、65、534（64K）語を含む。 各チツプ内に、メモリセルの256行×256列のマ
トリツクスで構成される多数のメモリアレイがあ
ることがわかる。 コントローラ２００−１はメモリタイミング信
号を発生するため、リフレツシユ動作、制御動
作、データ転送動作、アドレス分配とデコード動
作およびバスインターフエース動作を実行するの
に必要なこれらの回路を含む。このような回路は
第３図の相異るセクシヨンの部分とし含まれる。 そのセクシヨンはタイミング部２０４、リフレ
ツシユ制御部２０５、データ制御部２０６、アド
レス部２０７、読出し／書込み制御部２０８、セ
クシヨンにおけるデータ２０９、バス制御回路部
２１１、メモリイニシヤライズ回路部２１２、バ
スドライバ／受信回路部２１３および再構成制御
部２１６を含む。 バス制御部２１１は１語および２語動作のため
のバスサイクルリクエストを発生および受付ける
ための信号を発生する論理回路を含む。 第３図からわかるように、これらの回路並びに
他のセクシヨンの回路は従来、よく知られている
セクシヨン２１３のドライバー／受信回路を介し
てバスに接続される。 セクシヨン２１１はバス上の装置の物理的位置
に基づいてリクエスト優先順位を解決するタイブ
レーキングネツトワーク回路を含む。 バス１０の最も左側に位置する第１のメモリコ
ントローラ２００−１は最高順位が割り当てら
れ、一方、バスの最も上位に位置する中央処理装
置（CPU）４０は最低順位が割り当てられる。 さらにバス動作に関する詳細な情報について
は、1976年12月28日に発行された米国特許第
4000485号明細書に開示されている。 第４ａ図に詳細に図示されているように、タイ
ミング部２０４はメモリ読出しおよび書込み動作
サイクルから必要であるタイミング信号シーケン
スを発生する回路を含む。 第３図からわかるように、このセクシヨンはセ
クシヨン２０５，２０６，２０７，２０８，２１
１，２１３および２１５に、セクシヨン２０５，
２０６，２０７，２０８，２１１，２１３および
２１５から、信号を送受信および送信又は受信す
る。 第４ｂ図に詳細に図示されているように、アド
レス部２０７はリフレツシユ動作、初期設定およ
び読出し／書込み動作のために必要なアドレス信
号をデコード、発生および分配する回路を含む。 セクシヨン２０７はBSMREFラインからのメ
モリ参照制御信号に加えてラインBSAD00−
BSAD23およびBSAP00からのアドレス信号を受
信する。 その上に、セクシヨン２０７はセクシヨン２０
４，２０５，２１２および２１５からの制御およ
びタイミング信号を受信する。 メモリ初期設定部２１２はコントローラ回路を
初期状態すなわち所定の状態にクリアするため周
知の回路を含む。 読出し／書込み制御部２０８は従来、よく用い
られているレジスタおよび制御論理回路を含む。 レジスタ回路はBSWRIT、BSBYTE、
BSDBWDおよびBSAD23ラインの状態に対応す
る信号を受信および格納する。 制御回路はレジスタ回路の信号をデコードし、
コントローラが読出しを実行し、書込み動作サイ
クル（すなわち、バイトコマンドのため）に続く
書込みあるいは読出しを実行すべきであるかどう
かを確定するためにセクシヨン２０４，２０７お
よび２１０に印加される信号を発生する。 リフレツシユ部２０５はメモリの内容を周期的
にリフレツシユするための回路を含む。 セクシヨン２０５はセクシヨン２０４からのタ
イミングおよび制御信号を受信し、セクシヨン２
０４，２０７，２０８および２１２にリフレツシ
ユコマンド制御信号を提供する。 さらに詳細は、リフレツシユコマンド
（REFCOM）信号を発生するための回路が記載
されている米国特許第4185323号明細書に開示さ
れている。 ブロツク２０９−４のセクシヨンにおけるデー
タ２０９回路は１対のマルチプレクサ回路および
セクシヨン２０６から信号を受信するために接続
されているアドレスレジスタを含む。 従来、よく知られているマルチプレクサ回路は
２組のバスラインBSDT00−15およびBSDT16−
31からデータ語を受信し、書込み動作サイクル
中、出力線MDIE000−015およびMDIO000−015
の組を介して特定語を正常なメモリモジユールに
印加する。 すなわち、２１２からのイニシヤライズ信号
INITTM310は２進“０”（すなわち、イニシヤ
ライズモードでない）であるとき、マルチプレク
サ回路はアンドゲート２０９−１０によつて発生
される信号MOWTES000によつて選択的に作動
される。 アンドゲート２０９−１０はバスアドレスビツ
ト２２（すなわち、信号BSAD２２）の機能とし
て、コントローラが書込み動作（すなわち、信号
BSWRIT）を行つているかどうか、の信号
MOWTES000を発生する。 書込み動作中、信号MOWTES000は正常なメ
モリ装置に印加されるように正常なデータ語（す
なわち、バスラインBSDT00−15あるいは
BSDT16−31に印加されるワード）を選択する。 これによつて、書込み動作はワードの境界で始
めることができる。 読出し動作中、マルチプレクサ回路はアドレス
バスラインBSDT00−15から受信されるモジユー
ル識別情報をアドレスバスラインBSAD08−23に
戻つて印加されるような条件になる。 これはセクシヨン２０６の偶数データレジスタ
２０６−８にラインBSDT00−15に加えられる信
号をロードすることによつてなされる。 次に、これによつて、ブロツク２０９−４のア
ドレスレジスタラツチはバスラインBSDT00−15
を介してモジユール識別情報を伝送する。 これはこの発明の理解に関するものでないので
ここでは、さらに検討しない。 データ制御部２０６は２組の３状態作動形デー
タレジスタ２０６−８および２０６−１０、デー
タをセクシヨン２１０の偶数および奇数メモリ装
置２１０−２０および２１０−４０、に書き込ま
れるか、から読出す、ことができる制御回路に関
連するマルチプレクサ回路２０６−１６および２
０６−１８を含む。 例えば、２倍の巾の読出し動作中、オペランド
あるいはコマンド信号は装置２１０−２０および
２１０−４０から偶数および奇数レジスタに読出
される。 書込み動作サイクル中、信号MDIE000−15お
よびMDIO000−15はセクシヨン２０９−４を介
してバスからレジスタ対２０６−８および２０６
−１０の最も左側部にロードされ、セクシヨン２
１０の奇数あるいは偶数装置に書込まれる。 この発明の教えに従つて、セクシヨン２０６は
さらに、状態レジスタ２０６−２０および識別レ
ジスタ２０６−２２を含む。状態レジスタ２０６
−２０はメモリ異常を分離するために使用される
メモリエラー情報を格納するために接続される。 例えば、レジスタは、セクシヨン２０７からの
アドレスビツトと訂正できる単一のビツトエラー
の場合にRAMチツプにまで異常を分離するため
に必要であるEDAC回路２０６−１２および２０
６−１４からのEDACシンドロームビツトの組合
わせを格納する。状態レジスタ２０６−２０は最
新の単一のビツトエラーに関する状態情報を含
み、その内容は訂正できない２重のビツトエラー
の場合に固定されたままである。 識別レジスタ２０６−２２は再構成のタイプお
よび動作モードを識別する再構成制御部２１６か
ら受信される信号を格納するように接続される。 その上に、セクシヨン２０６はブロツク２０６
−２４のレツドおよびイエーロウ発生器を含む。 これらの回路はバス１０に転送される情報がエ
ラーであるかどうか、そのエラーが訂正できるの
か、訂正できないかどうかを指示する信号を敗勢
するイエーロウ発生回路はラインBSYELOに加
えられた信号を一緒に転送される情報が正常であ
り、正常動作が実行される（すなわち、ハードあ
るいはソフトエラー条件）ことを示す２進“１”
にする。 レツド発生回路は一緒に転送される情報はエラ
ー（すなわち、訂正できないエラー条件）である
ことを示す２進“１”に他の信号をする。 これらの信号は他のバスライン（図示されてい
ない）に加えられる。 これらの信号の発生に関するさらに詳細な説明
は米国特許第4072853号明細書に開示されている。 コントローラ２００−１はエラー検出および訂
正（EDAC）装置を含む。その装置の各ワードは
16データビツトおよび、データ語における単一ビ
ツトエラーの検出および訂正とデータ語における
２重ビツトエラーの検出および訂正のない信号送
信をするために使用される６チエツクビツトを含
む。 EDAC装置は２組のEDACエンコーダ／デコー
ダ回路２０６−１２および２０６−１４を含む。 これらの回路は1978年２月７日発行の米国特許
第4072853号明細書に開示されている回路の形を
とる。 その上に、セクシヨン２０６はデータライン
BSDT00から受信され、アドレスラインBSAD08
−23を介してレジスタ２０９−４に記憶される識
別情報の返送を可能にする。 待行列制御部２１５はさらにコントローラ２０
０−１の部分として含まれる。 このセクシヨンは多数のメモリリクエストを同
時に処理するためのアドレスおよび制御信号を格
納するための回路を含む。 第３図からわかるように、セクシヨン２１５は
セクシヨン２０４，２０５，２０７，２１１およ
び２１２からの制御信号を受信する。そのセクシ
ヨンは図示されているようにセクシヨン２０４，
２０６，２０７および２０８に制御信号を提供す
る。このセクシヨンの動作はこの発明に関連して
いないので、ここでは詳細に述べない。 この発明の教えにしたがつて、再構成制御部２
１６はコントローラ再構成を可能化するための回
路を含む。 第３図からわかるように、セクシヨン２１６は
セクシヨン２０７，２０８，２１１および２１２
からのアドレスおよび制御信号を受信する。 セクシヨン２１６はセクシヨン２０６，２０７
および２１１に制御および状態信号を提供する。 前記のセクシヨンの関連する部分は第４ａ図〜
第４ｃ図に関連して詳細に述べられる。 コントローラ部の詳細な説明 この発明を理解するのに必要であるこれらのセ
クシヨンだけがここで述べられる。 その残りのセクシヨンに関するさらに情報を得
るには、関連出願あるいは米国第4185323号明細
書を参照されたい。 セクシヨン２０４およびセクシヨン２０６ 第４ａ図はセクシヨン２０４のタイミング回路
の詳細図である。 その回路は従来、よく知られている遅延線タイ
ミング発生回路（図示されていない）から入力タ
イミングパルス信号DLYINN010、TTAP01010
およびTTAP02010を受信する。 このような回路は米国特許第4185323号明細書
に開示されているタイミング発生回路の形を取
る。 タイミング発生回路は２進“１”にスイツチさ
れる信号MYACKR010に応答して直列接続200ns
遅延線対を介して一連のタイミングパルスを発生
する。 ブロツク２０４の回路に関連するこれらのパル
スはメモリ動作サイクル中残りのセクシヨンのた
めのタイミングを確定する。 その上に、ブロツク２０４の回路は境界信号
MYBNDY010およびセクシヨン２０７からのア
ドレス信号LSAD22200およびLSAD22210を受信
する。 さらに、セクシヨン２１２はセクシヨン２０４
にイニシヤライズ信号INITMM100を印加する。 信号MYBNDY010、２進“１”にされると、
信号RASINH010を２進“０”にするノアゲート
２０４−５に印加される。 直列接続のアンドゲート２０４−７は信号
RASINH000を生じるためにイニシヤライズ信号
INITMM100、セクシヨン２０５（図示されてい
ない）内の回路によつて発生されたりフレツシユ
命令信号REFCOM100を論理的に結合する。 ナンドゲート２０４−８は偶数行ストローブイ
ンヒビツト信号ERASIH000を生じるために信号
RASINH000およびアドレス信号LSAD22210を
結合する。 その信号はアンドゲート２０４−１を介して信
号DLYINN010から得られるタイミング信号
MRASTT010で結合されるためのアンドゲート
２０４−１０に印加される。 その結果から得られる出力信号MRASTE010
は偶数スタツク装置のRASタイミング入力に印
加される。 ナンドゲート２０４−１４は奇数行インヒビツ
ト信号ORASIH000を生じるために信号
RASINH010およびLSAD22200を結合する。 この信号は行タイミング信号MRAST0010を
発生するためにアンドゲート２０４−１７でタイ
ミング信号MRASTT010で結合される。 この信号は奇数スタツク装置２１０−４０の
RASタイミング入力に印加される。 第４ａ図からわかるように、アンド２０４−１
１はリフレツシユ命令（すなわち、信号
REFCOM000＝１）がない場合、偶数データレ
ジスタ２０６−８の真中のセクシヨンのＧ入力端
子にタイミング信号MDOECT000に印加する。 同じように、アンドゲート２０４−１５は奇数
データレジスタ２０６−１０の真中のセクシヨン
のＧ入力端子にタイミング信号MDOOCT000に
印加する。 アンドゲート２０４−３はタイミング信号
MCASTT010を発生するために信号
MRASTT010、REFCOM100および
TTAP01010を結合する。 信号MCASTS010はアンドゲート２０４−１
８を介して偶数および奇数スタツク装置２１０−
２０および２１０−４０のCASタイミング入力
に加えられる。 同様な方法で、アンドゲート２０４−１９はタ
イミングアドレス信号MCASAD010を発生する。 その信号MCASAD110はアンドゲート２０４
−２０を介してセクシヨン２０７のアドレス回路
に加えられる。 偶数および奇数データレジスタ２０６−８およ
び２０６−１０は３状態作動型である。より詳細
に説明すると、そのレジスタはTI社製SN74S373
のようなＤ形トランスピアレントラツチ回路から
構成される。 レジスタ回路は、Ｇ入力端子に加えられる信号
が２進“１”であると、Ｑ出力端子の信号はＤ入
力端子に加えられる信号に従うという意味でトラ
ンスピアレントである。 すなわち、Ｇ入力端子に加えられる信号が低レ
ベルになると、Ｑ出力端子の信号はラツチする。 レジスタ２０６−８および２０６−１０の出力
端子はデータワード信号対の多重化を可能にする
ためのワイヤドオア装置に共通に接続される。 このような多重化は第３図に示されているレジ
スタ２０６−８および２０６−１０の相異るセク
シヨンの出力制御（OC）入力に印加される信号
MQ2ELB000、MQ1ELB000、MDOTSC000およ
びMDRELB000の状態制御に伴つて行なわれる。
この動作はＧ入力端子に加えられる信号に応答し
て起るレジスタフリツプフロツプのラツチ動作か
ら独立している。 ゲート２０４−２２〜２０４−２６の直列接続
群は信号MDOTSC100およびMDOTSC010の状
態を制御する。 アンドゲート２０４−２２はバスからの識別情
報の記憶を可能にするための読出し又は書込みサ
イクルの始めにタイミング信号DLY1NN010お
よびDLY020100を受信する。これはこの発明の
理解に関連しないので、信号PULS20210は２進
“０”状態であると考えられる。 読出し動作中、読出し命令信号READCM000
は２進“０”にされる。その２進“０”によつ
て、アンドゲート２０４−２６は信号
MDOTSC100を２進“０”にする。 信号MDOTSC100は、２進“０”のとき、レ
ジスタ２０６−８および２０６〜１０の真中のセ
クシヨンを動作可能にすると、その内容をその出
力端子に印加する。 書込みサイクル中、読出し命令信号
READCM000が２進“１”にされると、アンド
ゲート２０４−２６は信号MDOTSC100を２進
“１”にする。 これは前記と反対の結果を生じる。 すなわち、信号MDOTSC100はレジスタ２０
６−８および２０６−１０の真中のセクシヨンが
その内容をその出力端子に印加するのを禁止す
る。 レジスタ２０６−８および２０６−１０の最も
左側のセクシヨンは、信号MDRELB000が２進
“０”のとき、その内容をその出力端子に加える
ことができる。 この発明の目的のため、信号MDRELB000は
２進“１”状態であると考えられる。 したがつて、レジスタの最も右側のセクシヨン
によつてその内容をその出力端子に加えることが
禁止される。 レジスタ２０６−８および２０６−１０の最も
左側の２つのセクシヨンはセクシヨン２１５によ
つて発生される信号MQ1ELB000および
MQ2ELB000の状態によつて制御される。 ２進“０”のとき、信号MDOTSC000はセク
シヨン２１５からの信号Q1TRST010および
Q2TRST000の状態の機能としてレジスタ２０６
−８あるいは２０６−１０のどちらかの最も左側
の２つのセクシヨンのうちの１つを作動可能にす
る。 信号Q1TRST010が２進“１”であるとき、信
号Q2TRST000は２進“０”で、セクシヨン２１
５は信号MQ1ELB000を２進“０”にする。これ
によつて、レジスタ２０６−８および２０６−１
０のQ1部はその内容をその出力端子に加えるこ
とを可能にする。 逆に、信号Q1TRST010が２進“０”であると
き、信号Q2TRST000は２進“１”で、セクシヨ
ン２１５は信号MQ1ELB000を２進“０”にす
る。これによつて、レジスタ２０６−８および２
０６−１０のQ2部はその内容をその出力端子に
加えることを可能にする。 最後に、ブロツク２０４の回路は、ここに説明
されているブロツク２１６の回路に供給されるク
ロツク信号CLOCK1010を発生する。第４図に見
られるようにアンドゲート２０４−３３は、タイ
ミング信号PULSCK010に応答して信号
CLKCK1010を発生する。信号PULSCK010は20
ないし50ナノ秒の間の幅を持つた正のタイミング
パルスであり、非正規メモリサイクル（例えば、
リフレツシユサイクル等）の期間中、信号
CLCK1010の発生を除去するため、信号
PARTWT000とCYCINH000とでゲートされる。 タイミング信号PULSCK010は、インバータ回
路２０４−３１によつて反転された後に、タイミ
ング信号DLY3Y0010をタイミング信号
TTAP06010と組合せることによつて、アンドゲ
ート２０４−３２内で発生される。信号
CYCINH00は、信号PARTWT000がセクシヨン
２０８の回路によつて発生されている間に、セク
シヨン２０５からの信号REFCOM110および
STOPCY010に応答してノアゲート２０４−３０
によつて発生される。 セクシヨン２０７ 第４ｂ図はアドレス部２０７の相異るセクシヨ
ンを示す。図示されているように、セクシヨン２
０７は入力アドレス部２０７−１、アドレスデコ
ード部２０７−２およびアドレスレジスタ部２０
７−４を含む。 セクシヨン２０７−１および２０７−２ 入力アドレス部２０７−１は回路２１３からの
最下位バスアドレスビツト２２およびセクシヨン
２１６からの高位チツプセレクトアドレスビツト
信号BSADX3110およびBSADX4110を格納する
ためのレジスタ２０７−１２を含む。 アドレスストローブ信号ADDSTR000が２進
“０”にされると、３つの信号はレジスタ２０７
−１２にロードされる。 これはメモリがビジーになるとき生じる。（す
なわち、バスサイクル／メモリリクエスト受付
け） 簡潔に説明するために、レジスタ２０７−１２
はセクシヨン２０７の待行列（図示されていな
い）の部分として考えることができる。 さらにこのような待行列装置に関する情報は、
ロバート・ビー・ジヨンソンおよびチエスター・
エム・ニビイ・ジユニアーの同時係属米国特許出
願、1980年10月31日出願、出願番号202821号「イ
ンターリーブされた待行列装置を有するメモリコ
ントローラ」、およびジヨージ・ジエー・バーロ
ー、チエスター・エム・ニビイおよびロバート・
ビー・ジヨンソンの同時係属米国特許出願、1981
年12月17日出願、出願番号331933号「インターリ
ーブされた待行列装置を有するメモリコントロー
ラのためのポーズ装置」に開示されている。 さらに、セクシヨン２０７−１はブロツク２０
７−１５の境界検出回路を含む。その回路はアン
ドゲート２０７−１８を介してＤ形フリツプフロ
ツプ２０７−１９のＤ入力端子に接続するナンド
ゲート２０７−１６を含む。 ナンドゲート２０７−１６はバス１０からメモ
リリクエストアドレスビツト２２−１９を受信す
る。アドレスビツト２２−１９がすべて２進
“１”であるとき、ゲート２０７−１６は境界信
号DBSA16000を検出される出力を２進“０”に
する。すべて他の場合において、信号
DBSA16000は２進“１”である。２語転送が実
行されると、信号BSDBWD110は２進“１”で
ある。２進“１”であるとき、フリツプフロツプ
２０７−１９を２進“１”に切換えるために、信
号DBSA16000によつて、アンドゲート２０７−
１８は信号BOUNDY110を２進“１”にする。 これによつて、信号MYBNDY010はいかなる
境界条件も存在しないことを示す２進“１”にな
る。 信号DBSA16000が２進“０”に切換わると、
これによつて、信号BOUNDY110は２進“０”
になり、フリツプフロツプ２０７−１９を２進
“１”から２進“０”に切換える。 信号NYBNDY010はタイミング部２０４に対
する入力として印加される。 図示のように、高位アドレスビツト信号
LSAD05210およびLSAD04210は２進デコーダ回
路２０７−２０の入力端子に印加される。最下位
ビツトアドレス信号LSAD22210およびインバー
タ回路２０７−２２によつて発生されるその補数
信号LSAD22200はセクシヨン２０４および２０
６に加えられる。 ２進デコーダ２０７−２０はゲート(G)端子を接
地することによつて作動される。 ４つのデコード出力DECOD0000〜
DECOD3000の各々はナンドゲート２０７−２４
〜２０７−３０の相異る対に接地する。 ０デコード信号DECOD0000は０行アドレスス
トローブ信号DRAST0010を発生するナンドゲー
ト２０７−２４の入力に接続する。 同様に、１デコード信号DECD1000は１行アド
レスストローブ信号DRAST1010を発生するナン
ドゲート２０７−２６の入力に接続する。次のシ
ーケンシヤルデコード信号DECOD2000は次のシ
ーケンシヤル行アドレスストローブ信号
DRAST2010を発生するナンドゲート２０７−２
８に接続する。 最後に、最後のデコード信号DECOD3000は第
３行アドレスストローブ信号DRAST3010を発生
するナンドゲート２０７−３０に接続する。 さらに、これらのゲートはアンドゲート２０７
−３２から信号OVERDEC000を受信する。 信号OVRDEC000が２進“０”であるとき、こ
れは、REFCOM100あるいはINITMM100のど
ちらかが“０”状態であるとき、信号
DRAST0010〜DRAST3010の各々を２進“１”
状態にする。 図示されているように、偶数および奇数行アド
レスストローブ信号は偶数および奇数スタツク装
置２１０−２０および２１０−４０のRAMチツ
プに印加される。 セクシヨン２０７−４ 第４ｂ図に示されているようにアドレスレジス
タ部２０７−４はセクシヨン２０７の待行列レジ
スタを介して行アドレスレジスタ２０７−４０の
相異る段、列アドレスレジスタ２０７−４２およ
び加算回路２０７−５４の入力に加えられるバス
アドレス信号BSADX5210〜BSAD22210を受信
する。レジスタ２０７−４０および２０７−４２
の作動可能にするゲート入力端子はレジスタ入力
信号の蓄積を可能にする２進“１”に保持され
る。 行アドレスレジスタ２０７−４０のOC入力端
子は信号INITMM000、REFCOM000および
MCASAD110に応答して、アンドゲート２０７
−４４インバータ回路２０７−４６およびナンド
ゲート２０７−４７によつて発生されるタイミン
グ信号MRASCT000を受信するために接続され
る。列アドレスレジスタ２０７−４２のOC入力
端子は信号INTREF000およびMCASAD110に応
答して、ナンドゲート２０７−５０によつて発生
されるタイミング信号MCASCT000受信するた
めに接続される。信号INTREF000は信号
INITMM000およびREFCOM000を受信するア
ンドゲート２０７−４４によつて発生される。 アドレスレジスタ２０７−４０および２０７−
４２の各々は前記のSN74S373のようなＤ形トラ
ンスピアレントなラツチ回路から構成される。 第４ｂ図からわかるように、各組のレジスタの
相異るアドレス出力端子はこれらのアドレス信号
を多重化するためのワイヤードオア装置に共通に
接続される。 前記のように、このような多重化はレジスタ２
０７−４０および２０７−４２の出力制御（OC）
入力に加えられる信号の状態を制御することによ
つて達成される。 さらに詳細に説明すると、出力制御（OC）端
子は回路２０７−４４〜２０７−５０によつて制
御されるいわゆる３状態動作を可能にする。 信号MRASCT000およびMCAST000の各々が
２進“１”状態のとき、これはいかなるアドレス
信号もそれに関連するレジスタの出力端子に加え
られることを禁止する。 前記のように、この動作はレジスタフリツプフ
ロツプのラツチ動作とは独立している。 その上に、この発明の好ましい実施例におい
て、セクシヨン２０７−４はアドレスレジスタ２
０７−４０および２０７−４２に並列に接続する
従来、よく知られている３ビツト２進全加算回路
を含む。加算回路２０７−５４は低位アドレスビ
ツト19〜21を１だけ増加するために接続される。 さらに、詳細に説明すると、入力端子Ａ１−Ａ
４はセクシヨン２０７の待行列アドレスレジスタ
からのバスアドレス信号BSAD21210、
BSAD20210およびBSAD19210を受信する。２進
“０”信号は入力端子Ａ８およびＢ１−Ｂ８に加
えられる。最下位アドレス信号BSAD22210は図
示されているように加算器端子C0に桁上げ信号
として加えられる。 前述のように、バスアドレス信号のソースはセ
クシヨン２０７の待行列アドレスレジスタからで
ある。 加算器の和端子Ｓ１−Ｓ４に生じる増分出力信
号MADD00111〜MADD02111はマルチプレクサ
回路２０７−５６の入力端子の１つの組に加えら
れる。マルチプレクサ回路２０７−５６の入力端
子の第２の組はセクシヨン２０７の待行列アドレ
スレジスタからのアドレス信号BSAD11210、
BSAD12210およびBSAD13210を受信するために
接続される。これによつてレジスタの遅延が除か
れる。 マルチプレクサ回路２０７−５６はエネーイブ
ル（EN）端子を接地することによつて作動され
る。 ゲート（Ｇ０／Ｇ１）端子に加えられるセクシ
ヨン２０４からの信号MCASAD110はマルチプ
レクサ回路２０７−５６の出力端子に加えられる
アドレス信号源選択を制御する。すなわち、信号
MCASAD110が２進“０”であるとき、アドレ
ス信号BSAD11210、BSAD12210および
BSAD13210は信号MADD00211〜MADD02211
のソースである。 信号MCASAD110が２進“１”であるとき、
加算器信号MADD00111〜MADD02111は信号
MADD00211〜MADD02211のソースである。 第４ｃ図の奇数スタツクのRAMチツプはアド
レスバツフア回路２１０−４６を介してアドレス
信号MADD0010〜MADD07010を受信するため
に接続される。 第４ｃ図の偶数スタツクのRAMチツプは、信
号MCASAD110が２進“０”であるとき、アド
レスバツフア回路を介してアドレス信号
MADD0010〜MADD07010を受信するために接
続される。 信号MCASAD110が２進“１”であるとき、
増分出力信号MADD00111〜MADD02111が信号
MADD00010〜MADD02010並びに信号
MADD03010〜MADD07010の代りに偶数スタツ
クのRAMチツプに加えられる。 メモリ装置２１０−２０および２１０−４０−第
４ｃ図 前述のように、ブロツク２１０−２０および２
１０−４０の偶数ワードスタツクおよび奇数ワー
ドスタツクは第４ｃ図に詳細に示されている。 これらのスタツクは図示されているように、
64k×１ビツトRAMチツプが22個のものが４行
よりなる。各46kチツプは２つの32、768ビツト
メモリアレイを含む。各アレイは128行×256列マ
トリツクスに編成され、256組のセンスアンプに
接続する。他の64kチツプ編成もまた使用され
る。チツプおよびそれに関連するゲート回路はド
ーターボードに取付けられる。 各ドーターボードはセクシヨン２０８から読出
し／書込み命令信号のうちの対応する信号を受信
するために接続される２つのインバータ（図示さ
れていない）およびセクシヨン２０４からの行列
タイミング信号およびセクシヨン２０７からの行
デコード信号を受信するために接続される４つの
２入力ナンドゲート（例えば、２１０−２００〜
２１０−２０６および２１０−４００〜２１０−
４０６）を含む。 この発明を理解するのに関連するこれらのチツ
プだけが図示されている。残りの端子（図示され
ていない）は通常の方法で接続される。 さらに知りたいための参考文献として、1978年
７月３日に出願された出願番号921292号「回転チ
ツプ選択技術および装置」がある。 セクシヨン２１６ 第４ｄ図はこの発明の好ましい実施例の再構成
制御回路の詳細図である。これらの回路は中央処
理装置４０から受信される診断コマンドに応答し
てコントローラドーターボードを再構成するため
の信号を発生する。 図示されているように、セクシヨン２１６は３
入力８出力２進デコーダ回路２１６−２、EDAC
モードフリツプフロツプ２１６−４、一組のコン
トローラアドレススイツチ２１６−６、再構成レ
ジスタ２１６−８、再構成モードフリツプフロツ
プ２１６−１０、コントローラアドレスマルチプ
レクサ回路２１６−１２、アドレスモードマルチ
プレクサ回路２１６−１４およびブロツク２１６
−１６のコントローラアドレス回路を含む。 信号LSYEL0010が２進“１”にされ、信号
LSWRIT010が２進“０”にされると、デコーダ
回路２１６−２は作動可能になる。 回路２１６−２は、セクシヨン２０７の待行列
レジスタから供給され、その回路の端子Ａ，Ｂお
よびＣに供給される２進符号化された信号
BSAD21210、BSAD20210およびBSAD19210の
特定の符号に応じて、その回路の端子のうちの対
応する端子を２進“０”にする。 例えば、ビツト１９，２０および２１が“000”
であるとき、信号READID000は２進“０”にさ
れる。 同様に、２進直、“001”、“010”、“011”および
“100”はそれぞれ信号READST000、
SETEDA000、RESEDA000およびRECONF000
を２進“０”にする。 図示されているように、信号SETEDA000はイ
ンバータ回路２１６−１９によつて反転され、ナ
ンドゲート２１６−１８を介してＤ形フリツプフ
ロツプ２１６−４のプリセツト（PR）入力端子
に加えられる。 一方、信号RESEDA000はインバータ回路２１
６−２１によつて反転され、ナンドゲート２１６
−２０を介して同じフリツプフロツプのクリア
（CLR）端子に加えられる。ナンドゲート２１６
−１８および２１６−２０の両方ともセクシヨン
２０４からのタイミング信号PULS20010を受信
する。 フリツプフロツプ２１６−４はさらにそのクロ
ツク(C)入力端子に加えられるセクシヨン２１１か
らの信号BSMCLR310を受信する。一方、そのデ
ータ(D)入力端子は接地される。フリツプフロツプ
２１６−４の２進“１”および“０”出力端子は
それぞれ、識別レジスタ２０６−２２およびブロ
ツク２１６−１２および２０６−１４のEDAC回
路に対する入力として加えられる。 信号EDACMM000が２進“０”であると、そ
の信号はチエツクビツト信号の組（すなわち、信
号MDIECO−５）を回路２１６−１２および２
１６−１４によつて２進“０”にされるようにす
る。 信号READID000は識別レジスタ２０６−２２
のOC端子に加えられる。一方、その補数信号
READID110はインバータ回路２１６−２２を介
してレジスタ２０６−２４のゲート(G)入力端子に
加えられる。同様に、信号READST000は状態レ
ジスタ２０６−２０のOC端子に加えられる。 インバータ回路２１６−２３によつて発生され
る信号READID110および信号READST110はデ
ータマルチプレクサ回路２０６−１６および２０
６−１８に対する入力として加えられる。 信号READID110あるいは信号READST110の
どちらかが２進“１”であるとき、それはマルチ
プレクサ回路がデータ信号をバスに加えることを
禁止する。 これによつて、レジスタ２０６−２０あるいは
２０６−２２の内容がその信号の代りに取換えら
れる。 状態レジスタ２０６−２０は一対の直列接続の
レジスタを含み、その各々は奇数および偶数セク
シヨンを有する。 第１のレジスタは標準集積ラツチ回路
（74LS273）から構成される。ラツチあるいはバ
ツフアレジスタの各セクシヨンはブロツク２０６
−２４の回路による読出しエラーの検出に応じて
セクシヨン６からのタイミング信号
MYDCNN210を受信するクロツク入力を有す
る。訂正できないエラーが偶数あるいは奇数ワー
ドのどちらかで検出されると、回路２０６−２４
は信号MYDCNN210がラツチレジスタのセクシ
ヨン（Ｓ）に加えられることを禁止する。これは
診断テストを容易にするためにレジスタの内容を
固定にする。 ラツチレジスタ部はバスクリア信号
BSMCLR110に加えてセクシヨン２１６からの読
出し状態信号READST000あるいはリセツトデー
タ信号RESEDA000のどちらかの信号に応じて０
にクリアあるいはリセツトされる。 ラツチレジスタ部からの出力信号はデータ出力
線MUXD00−15に接続する第２の３状態出力レ
ジスタ部に加えられる。 このレジスタはまた第４ｂ図のレジスタ２０７
−４０および２０７−４２と同じ方法でバス１０
へのラツチレジスタの内容の読出しを制御するた
めに使用される信号READST000を受信する。状
態レジスタ装置は前記のように状態のクリアおよ
び固定に加えて読出しエラー状態条件の更新を許
す。 最後のデコーダ出力信号RECNF000が、待行
列レジスタ２０７からの信号BSAD07210ととも
にノアゲート２１６−２４へ１つの入力として供
給される。そのノアゲート２１６−２４は、アン
ドゲート２１６−２６への１入力として供給され
る信号RECONF110を発生する。アンドゲート２
１６−２６は、通常の動作中、２進“１”である
セクシヨン２１２から電池モード信号
BATTMM000を受信する。セクシヨン２０４か
らのタイミング信号CLOCK1010は、通常のメモ
リサイクルの間、第３入力としてアンドゲート２
１６−２６へ供給される。出力信号
MCONCK010は、レジスタ２１６−８の異なる
段のクロツク入力端子（CLK）および(C)へ供給
される。信号RECONF110がデコーダ回路２１６
−２によつて２進“１”に強制され、かつ信号
BSAD07210が２進“０”であるとき、タイミン
グ信号CLOCK1010はアンドゲート２１６−２６
によつて信号MCONCK010を２進“１”にする。 信号BSAO7210に関しては、バスアドレスビツ
ト７が、全てのメモリコントローラのシステム全
般リセツトを指定するコマンドに応答して、２進
“１”にされる。このアドレスビツトは命令ビツ
トのリセツトとともに、アドレスされたメモリコ
ントローラの待ち行列セクシヨンに記憶される。
しかしながら、待ち行列レジスタ２０７からの信
号BSADO7210が２進“１”であるので、蓄積さ
れた再構成コマンドによつて発生された再構成信
号RECONF000に応答して、信号RECONF110を
２進“１”にするのをノアゲート２１６−２４に
禁止する。このことは、再構成モードフリツプフ
ロツプ２１６−１０がシステム全般リセツト動作
に従つて再びセツトされるのを防止する。 クロツク信号MCONCK010の正極性への転移
によつて、レジスタ２１６−８にセクシヨン２０
７から受信されるバスメモリリクエストのアドレ
スビツト信号BSAD08210〜BSAD17210の状態の
ロードを可能にする。 さらに、信号MCONCK010がインバータ回路
２１６−２８によつて反転され、フリツプフロツ
プ２１６−１０のプリセツト（PR）端子への信
号MCONST100として加えられる。 信号MCONST100が２進“０”に切換わると、
フリツプフロツプは２進“１”に切換わる。フリ
ツプフロツプ２１６−１０のデータ(D)端子は、信
号BATTMM00、RCFGU010、BSAD07110、
BSMREF110、BSAD19110、BSAD20110、
BSAD21110、およびBSYEL0110に応答して、
ノアゲート２１６−２９、インバータ回路２１６
−３３、およびナンドゲート２１６−３０，２１
６−３１，２１６−３２によつて発生された信号
RCONCT110を受信する。タイミング信号
DCNR60110はセクシヨン２１１からのフリツプ
フロツプ２１６−１０のクロツク(C)入力端子に供
給される。 信号BATMM000が、コントローラがバツテリ
動作モードではないことを示す２進“１”であ
り、信号BSYEL0110、BSMREF110、
BSAD19110およびBSAD07110が２進“１”であ
り、そして信号BSAD20110およびBSAD21110が
２進“０”であるとき、ナンドゲート２１６−３
０は信号RCOUCT110を２進“０”にする。こ
のことは、タイミング信号DCNR60110が２進
“０”から２進”１”へ切換わるとき、再構成モ
ードフリツプフロツプ２１６−１０が２進“０”
にリセツトされるのを可能にする。再構成モード
フリツプフロツプ２１６−２０が２進“０”にリ
セツトされるときを、再構成コードアドレスビツ
ト１９，２０，２１およびバスアドレスビツト７
が決定する。このことにより、非再構成診断モー
ドにあるとき、いずれかのメモリコントローラの
再構成モードフリツプフロツプが誤つてクリアさ
れるのを防止する。 図示されているように、レジスタ２１６−８の
ある段は、システム電源が確定された（すなわ
ち、有効）後、２進“０”から２進“１”に切換
わるセクシヨン２１１によつて発生されるシステ
ム電源オン信号PWONLL010に応じてクリアさ
れる。 信号PWONLL010は２進“０”のとき、レジ
スタ段を０にクリアする。信号INTERL000を格
納するインターリーブモードフリツプフロツプは
その段のPR入力端子に加えられる信号
PWONLL010によつて２進“１”状態で電源オ
ンにされる。すなわち、信号PWONLL010は２
進０のとき、インターリーブモード段を２進
“１”に切換える。その２進は信号INTERL000
を２進“０”にする。 再構成モードフリツプフロツプ２１６−１０の
２進“１”出力は動作可能にされたマルチプレク
サ回路２１６−１２の制御入力端子を選択するた
めにレジスタ２０６−２２およびナンドゲート２
１６−３０への入力として加えられる。 第４ｄ図からわかるように、マルチプレクサ回
路２１６−１２は図示されているよう手動スイツ
チＳ１〜Ｓ４からのコントローラアドレス信号
BSSW00010〜BSSW03010の第１の組を受信す
る。それらのスイツチのうちのいくつかが閉じら
れると、これはアドレス信号BSSW00010〜
BSSW03010のうちの対応する信号を２進“０”
にする。 同じスイツチが開路されると、これは対応する
アドレス信号を２進“１”にする。２進“１”信
号は電圧＋Ｖに接続するプルアツプ抵抗２１６−
３４〜２１６−４２のうちの１つを介して供給す
る。 マルチプレクサ回路２１６−１２に加えられた
アドレス信号RCONF0010〜RCONF3010の第２
の組はバスアドレスビツトBSAD08210〜
BSAD11210の状態を格納しているレジスタ２１
６−８の段から得られる。 信号RCFIGU010が２進“０”であるとき、マ
ルチプレクサ回路２１６−１２は信号
BSSW00110〜BSSW03110のソースとしてスイツ
チＳ１〜Ｓ４を選択する。 信号RCFIGU010が２進“１”であるとき、マ
ルチプレクサ回路２１６−１２は信号
BSSW00100〜BSSW03110のソースとしてレジス
タ２１６−８の指示された段を選択する。 残りのスイツチＳ５およびＳ６からの信号は比
較回路２１６−１６およびマルチプレクサ回路２
１６−１４への入力として加えられる。すなわ
ち、信号INTESW000は直列接続インバータ回路
２１６−４４およびノアゲート２１６−４６を介
してマルチプレクサ回路２１６−１４の選択制御
入力端子に加えられる。スイツチ８５の状態は、
コントローラがインターリーブ動作モードで作動
されるかバンク動作モード作動されるかを指定す
る。 スイツチＳ５が開かれていると、信号
INTESW000が２進“１”で、コントローラのア
ドレス指定モードは電源オン中、２進“１”にセ
ツトされるインターリーブモードフリツプフロツ
プ段の状態によつて指定される。これは信号
INTERL000を２進“０”にする。これはノアゲ
ート２１６−４６によつて信号INTERL１１０
を２進１にする。信号INTERL110が２進“１”
であるとき、マルチプレクサ回路２１６−１４は
信号BSADX３０１０、BSADX４０１０および
BSADX5010のソースとしてアドレスビツト信号
BSAD03110、BSAD04110およびBSAD05110を
選択する。 コントローラ再構成中、バンク動作モードはバ
スアドレスビツト信号BSAD１７が２進“０”で
あるとき、スイツチＳ５を閉じるかあるいはイン
ターリーブモードフリツプフロツプ段を２進
“０”に切換わるかのどちらかによつて指定され
る。この結果、信号INTERL110を２進“０”に
する。 その２進“０”信号はマルチプレクサ回路２１
６−１４によつて信号BSADX3010、
BSADX4010およびBSADX5010のソースとして
アドレスビツト信号BSAD04110、BSAD05110お
よびBSAD18110を選択するようにする。 信号BSADX5010はセクシヨン２０７の待行列
レジスタを介して行アドレスレジスタ２０７−４
０に加えられる。 待行列レジスタは全メモリ動作サイクルのため
のメモリリクエストアドレスの必要な記憶を行な
う。 信号BSADX3010およびBSADX4110は図示さ
れているように一対の排他的オア回路２１６−５
０および２１６−５２内で構成信号HALFBS010
およびQARTBS010と論理的に結合される。 その結果得られる信号BSADX3110および
BSADX4110はデコードするためにセクシヨン２
０７への入力として加えられる。更に、信号
HALFBS010およびQARTBS010はノアゲート２
１６−４６によつて発生されるインターリーブモ
ード信号INTERL110と共に識別レジスタ２０６
−２２への入力として加えられる。インバータ回
路２１６−５４を介して加えられる最後のスイツ
チ信号MODINH000はブロツク２１６−１６の
比較回路を動作可能／動作不可能にするために使
用される。 スイツチＳ６が開かれた状態にあると、信号
MODINH000が２進“１”である。比較回路２
１６−１６０および２１６−１６２の各々が、こ
の状態にあると、作動可能にされる。 スイツチＳ６が閉じられた状態にあると、信号
MODINH000が２進“０”で、回路２１６−１
６０および２１６−１６２は作動不可能にする。 次に、ブロツク２１６−１６の回路を検討す
る。比較回路２１６−１６０は、コントローラが
インターリーブ動作モードで作動しているとき、
メモリ通信のために使用されるこれらのコントロ
ーラアドレス入力信号を受信する。比較回路２１
６−１６２はバンク動作モードでメモリ通信のた
めに使用されるこのコントローラアドレス入力信
号を受信する。 回路２１６−１６０又は２１６−１６２のどち
らが真の比較を検出すると、それは信号
MYADG0100およびMYADG0200のうちの対応
する信号を２進“１”から２進“０”にする。 次に、これは信号MYADG100および
MYADG0200を受信するアンドゲート２１６−
１６４によつてその出力信号MYADG0001を２
進“１”から２進“０”にする。セクシヨン２１
１のバス応答回路への入力として加えられる信号
MYADG0001は適切な応答を発生させる。 セクシヨン２１１ 第４ｅ図はこの発明の好ましい実施例のバス応
答回路の詳細図である。 これらの回路はコントローラにアドレスされる
メモリ命令に対して適切な応答をするように作動
する。応答回路はデータ選択回路２１１−２、複
数のインバータ回路２１１−４〜２１１−１０お
よび関連するプルアツプ抵抗２１１−１４〜２１
１−２０、複数のナンドゲート２１１−２２〜２
１１−２８、アンドゲート２１１−３０、一対の
排他的オア回路２１１−３２および２１１−３４
および図示されているように接続されているノア
ゲート２１１−３６を含む。 その回路２１１−２は４つのドーターボードま
でのうちの対応するボードによつて発生されるデ
ータ信号MDBP1L110〜MDBP4L110を受信する
ように接続される。 より詳細に説明すると、４つのドーターボード
の各々がメモリサブシステムに接続されると、信
号MDBP1L000〜MDBP4L000は２進“０”であ
る。 すなわち、インバータ回路２１１−４〜２１１
−１０の各々への入力は接地される。 次に、これはMDBP1L110〜MDBP4L110を２
進“１”にする。 しかしながら、いくつかのドーターボードが抜
かされると、これは信号MDBP1L000〜
MDBP4L000のうちの対応する信号を２進“１”
にする。すなわち、ドーターボードからの入力は
フローテイングしているかあるいはフローテイン
グしてないかのどちらかである。その入力はプル
アツプ抵抗を通してインバータ回路２１１−４〜
２１１−１０のうちの１つの入力に電圧＋Ｖを加
える。 アドレスされるドーターボードを識別するアド
レス信号BSAD22110およびBSADX3110はデー
タ選択回路２１１−２の選択入力端子に加えられ
る。 回路２１１−２は出力ドーターボードのソース
として信号BSAD22110およびBSADX3110によ
つて発生されるドータボード信号DBNOTH000
を印加する。 アドレスされるドーターボードがコントローラ
に接続されると、信号DBNOTH000は２進“１”
にされる。 しかしながら、アドレスされたドーターボード
が存在しないとき（例えば、１対のドーターボー
ドを含む場合）、信号DBNOTH000は２進“０”
状態にされる。信号DBNOTH000はナンドゲー
ト２１１−２８への１つの入力として加えられ
る。ナンドゲートへの３つの他の入力信号
OFFL1N000、HOFL1N000、QOFL1N000はコ
ントローラメモリをオフラインで動作させること
を可能にする（すなわち、全コントローラメモリ
オフライン、1/2コントローラメモリオフライン
および1/4コントローラメモリオフライン） 信号OFFL1N000はゲート２１１−２２，２１
１−３０および２１１−３４によつて発生され
る。信号OFFLIN000が診断コマンドに応じて２
進“０”にされると、これは第１図に示されてい
るように全コントローラメモリはオフライン状態
であることを指示している。 信号OFFLIN000は、ゲート２１１−３０およ
び２１１−２２によつて発生された信号
MODOFL010およびBSYEL6000の排他的オアの
演算によつて発生される。信号MODOFL010は
セクシヨン２１６から受信された信号
OFFLN0010および信号OFFLN1010を結合する
アンドゲート２１１−３０によつて発生される。
信号BSYEL6000はセクシヨン２１３から受信さ
れるバス信号BSYEL0110およびBSAD06010お
よびセクシヨン２１６から受信された信号
BS2021110を結合するナンドゲート２１１−２２
によつて発生される。したがつて、ゲート２１１
−３４による信号MODOFL010および
BSYEL6000の排他的オアは、MEADIDおよび再
構成コマンドに応答して始動された診断サイクル
中コントローラとオフライン通信を可能にする。
このことにより、他の診断サイクル中にオフライ
ンモジユールの誤つたアドレス指定を防止でき
る。 信号HOFLIN000およびQOFLIN000はそれぞ
れ、コントローラが1/2オフライン動作モードお
よび1/4オフイン動作モードで作動されているこ
とを示している。 信号DBNOTH000〜QOFLIN000のいくつかが
２進“０”にされると、ナンドゲート２１１−２
８は応答信号RESPIN110を２進“１”にする。
これはノアゲート２１１−３６が肯定応答信号
ACKGEN010を２進“１”にすることを禁止す
る。 したがつて、コントローラは、コントローラが
オフライン動作モード、1/2オフライン動作モー
ドおよび1/4オフライン動作モード（すなわち、
コントローラの全メモリ部、1/2メモリ部あるい
は1/4メモリ部がオフライン状態にされる）で作
動しているとき、メモリリクエストに対して応答
しない。 動作の説明 第１図〜第４ｅ図に関して、この発明のメモリ
システム動作は第７ａ図〜第１０ｂ図のブロツク
線図に特定の関連で述べられている。 動作例を説明する前に、参考図が第５ａ図およ
び第５ｂ図に示される。 第５ａ図は、第１図のシステムがバンクモード
で作動されるとき、各メモリ読出しリクエストあ
るいは書込みリクエストの部分としてコントロー
ラに加えられるメモリアドレスフオーマツトを示
している。 ４つの高位／最上位ビツト位置０−３は16のメ
モリコントローラのうちのどのコントローラがリ
クエストを処理すべきであるかを識別するために
符号化される。アドレスビツト４はコントローラ
メモリの256kのどの半分、すなわち、上位半分、
下位半分のうちのどちらがアクセスされているか
を選択するために使用される。 さらに、アドレス４並びにアドレスビツト５は
RAMチツプのどの行がアドレス指定されたのか
を選択するために符号化される。前記のように、
これらのビツトはデコードされ、１対のメモリス
タツク内のRAMチツプの所望の行への８ビツト
行アドレスをラツチする行アドレスストローブ
（RAS）信号を発生するために使用される。 これらのアドレスビツトは各コントローラの回
路によつて処理され、RAMチツプに供給されな
い。アドレスビツト６−２１はアドレス指定され
るRAMチツプ内の22ビツトメモリロケーシヨン
のアドレスを指定する。 前記で詳細に説明されているように、これらの
16アドレスビツトは８アドレス入力に多重化され
ブロツク２１０−２６および２１０−４６のアド
レスバツフア回路を介して第４ｃ図のRAMチツ
プのアドレス入力端子Ａ０−Ａ７に加えられる。 最下位アドレスビツト２２および２３はどのワ
ードおよびバイトがアドレス指定されるのかを選
択するために使用される。 第５ｂ図は、第１図のシステムがインターリー
ブモードで作動されているときのメモリアドレス
フオーマツトを示している。 図からわかるようにその違いは最上位ビツト位
置０−２およびビツト18がリクエストを処理すべ
きコントローラを識別することにある。 アドレスビツト３はコントローラメモリの
256kのどの半分がアクセスされているかを選択
するために使用される。 ビツト３および４はアドレスされるRAMチツ
プの行を選択し、ビツト18を除いたアドレスビツ
ト５−21はアドレス指定されたロケーシヨンを指
定する。 第６ｄ図は再構成動作を指定する命令の部分と
して加えられるアドレス指定されたコントローラ
の再構成レジスタ２１６−８にロードされるメモ
リアドレスフオーマツトを示してある。 アドレスビツト１９，２０および２１は実行さ
れる動作タイプを指定する。 第６ｄ図からわかるように、診断コード“100”
はアドレス指定されたコントローラを再構成モー
ドにする。 前記のようにこのモードを説明する前に、
“010”のような他のコードはコントローラを
EDACテストモードにする。そのテストモード
で、コントローラはアドレス指定されるロケーシ
ヨンの内容を読出し、バス１０にその内容を転送
する。 一方、このモードで、コントローラは読出し中
第３図の回路２０６−２４によつて発生されるあ
るバスエラー指示信号の発生を禁止し、書込みサ
イクル中チエツクビツト信号を０にする。 “011”の診断コードによつて、コントローラ
はEDACモードをリセツトする。 このコードに応じて、コントローラは状態およ
びEDACチエツクビツト指示器をクリアし、アド
レス指定されたロケーシヨンの内容を読出し、そ
の内容をバス１０に転送する。 “000”の診断コードは読出し識別レジスタ動
作を指定し、このコードによつて、コントローラ
はアドレスビツト３−２２又はアドレスビツト４
−２２のどちらかによつて指定されているように
アドレス指定されるロケーシヨンの内容を読出す
ようにする。 しかしながら、コントローラはアドレス指定さ
れた内容の代りに識別レジスタ２０６−２２の内
容を用い、その内容をバス１０に転送する。 同じ方法で、“001”のコードによつて、コント
ローラはアドレス指定されたロケーシヨンの内容
の代りに状態レジスタ２０６−２０の内容をバス
１０に転送する。 いま、第６ｄ図を詳細に考察すると、バスアド
レスビツトは、再構成モード中コントローラが応
答すべきアドレスを指定するためにコード化され
ていることがわかる。 バスアドレスビツト１２および１３はコントロ
ーラのどの部分（すなわち、全コントローラ、コ
ントローラの半分あるいはコントローラの1/4）
がオフラインになつているかを指定するためにコ
ード化される。バスアドレスビツト１５および１
６はコントローラ再構成のタイプを指定するため
にコード化される。 第６ｄ図からわかるように、ビツト１５が２進
“１”であるとき、これはコントローラがドータ
ーボード対の両方を交換すべきであることを指定
する。 ビツト１６が２進“１”であるとき、これはそ
のコントローラが１対のドーターボード内のセク
シヨン（すなわち、セクシヨン２０７−２からの
デコード信号によつて指定される行）を交換すべ
きであることを指定する。 最後に、ビツト17は、そのコントローラがイン
ターリーブ動作モードで作動すべきであるとき、
指定するためにコード化される。 第６ａおよび第６ｃ図はこの発明に従つて、状
態レジスタ２０６−２０および識別レジスタ２０
６−２２の内容のフオーマツトを示している。 第６ａ図からわかるように、16ビツトレジスタ
は第４ｂ図のレジスタ２０７−１２からのデコー
ドアドレスビツト（すなわち、LSADX３０１０
およびLSADX4010）と単一ビツトエラーの分離
をRAMチツプに許すシンドロームビツトＳ０〜
Ｓ５の組合せを格納する。 シンドロームビツトを使用するエラー発生およ
び検出に関しての情報をより多く知るための参考
文献としては米国特許第4072853号明細書がある。 前記のように、状態レジスタ２０６−２０は最
新の単一のビツトエラーを表わすシンドローム信
号を格納する。 訂正できないエラー（すなわち、２重ビツトエ
ラー）が発生すると、ブロツク２０６−２４のレ
ツド発生回路は状態レジスタ２０６−２０の内容
を固定する信号を発生する。 第６ｃ図からわかるように、識別レジスタ２０
６−２２は他の状態情報に加えてコントローラの
再構成モード、アドレス指定モードのしるしを格
納する。 さらに詳細に説明する。ビツト位置８はEDAC
モードフリツプフロツプ216−４の状態を格納す
る。 ビツト位置９および10はソフトエラーおよびバ
スパリテイエラーのしるしを格納する。 ソフトエラー状態は通常のメモリ速度又はより
高速度でメモリ再書込み動作の実行の結果を指示
する。 この発明の目的のために、このようなしるしは
さらにメモリの作動可能性を指定する。 同時係属出願として、1980年７月25日出願、出
願番号172486号「メモリシステム内に含まれるエ
ラー制御装置の動作を試験し、検証する方法およ
び装置」がある。 ビツト位置11は第４ｅ図のセクシヨン２１１の
回路によつて発生される信号MDBP4L110の状態
を格納する。 ビツト位置12は再構成モードフリツプフロツプ
216−10の状態を格納する。 ビツト位置13〜15は1/4ボード交換、1/2ボード
交換およびインターリーブモード段の状態のよう
な再構成レジスタ２１６−６の段のうちのある段
のしるしを格納する。 この発明の教えに従つて、第１図のメモリシス
テムはアドレス指定動作モードおよびエラータイ
プとそのロケーシヨンの機能のように隣接するア
ドレス指定可能なアドレス空間を提供するように
再構成することができる。 各例において、第１図の各メモリコントローラ
が第６ｂ図のように64KRAMチツプと共に２対
のドーターボードを含むと仮定する。 すなわち、各コントローラはアドレス指定可能
なメモリの512K語（すなわち、524、288語）を
有する。 メモリシステムがインターリーブアドレスモー
ドで作動されるとき、コントローラの各対は第６
ｂ図に示されるように配置されているアドレスを
有する。 いま、第７ａ図および第７ｂ図に示されるメモ
リ再構成のタイプが検討される。 この再構成のために、そのシステムはバンクモ
ードで作動される。 再構成コマンドを出す前に、中央処理装置４０
は訂正できないエラー条件の検出を報告する第１
図のコントローラ内のいろいろな診断動作を実行
する。 このような動作は通常状態レジスタ２０６−２
０の読出しを指定する診断コマンドの発生を含
む。 コントローラのデコードに応じてコントローラ
デコーダ回路２１６−２は信号READST000を２
進“０”にし、信号READST010を２進“１”に
する。 これらは条件レジスタ２０６−２０および線
MUXD00−15を介してバス１０に状態情報を読
出すためのデータ出力マルチプレクサ２０６−１
６と２０６−１８に信号を出す。 第６ａ図の状態情報から、欠陥のあるメモリロ
ケーシヨンの位置をきめることができる。 これがおこなわれた後、これは欠陥のあるメモ
リにおいて唯一のロケーシヨンであることを検証
するためにさらに試験動作を行なうことが望まし
い。 この発明の目的のためのこのような試験はきま
りきつたものであり、この発明の一部を形成して
いない。 さらに、メモリ試験のための参考文献としては
1980年７月25日出願、出願番号172486号「メモリ
システム内に含まれるエラー制御装置の動作を試
験および検証するための方法および装置」があ
る。 このような試験に続いて、中央処理装置４０が
第６ｂ図のワードロケーシヨン000000は欠陥があ
ると決定すると、第７ａ図に示されているように
第１図のメモリシステムの部分を使用されないよ
うにする。 この発明の再構成装置は第７ｂ図に示されてい
るようにコントローラメモリの上部に欠陥ロケー
シヨンを置くことができる。 これは、コントローラメモリがそのように再構
成されることを指定する診断メモリ読出しコマン
ドを発生する処理装置４０を有することによやて
達成することができる。 再構成レジスタ２１６−８にロードされるコマ
ンドアドレスビツトは次のようにコード化され
る。 ビツト８−11＝0000 ビツト12−13＝00 ビツト15＝１ ビツト16＝１ ビツト17＝０ ビツト19−21＝100 コントローラがバンクアドレスモードで作動さ
れるので、アドレスビツト０−３は欠陥ロケーシ
ヨンを有するコントローラのアドレスを指定する
ためにコード化される。 すべて０アドレス（すなわち、第１図のコント
ローラ２００−１）を割り当てられるコントロー
ラが欠陥メモリを有していると、他のアドレスビ
ツト（すなわち、０−７）のすべては２進“０”
である。 処理装置４０がバス１０に診断メモリコマンド
を印加するとき、それはまた線BSYELOおよび
BSMREFを２進“１”にする。 さらに、ラインBSWRITおよびBSDBPLは、
コントローラ２００−１は第１図の欠陥モジユー
ルＡから１ワード読出すため読出し動作サイクル
を実行すべきであることを示す２進“０”のまま
である。 第４ｄ図の比較回路２１６−１６２がアドレス
ビツト０−３とスイツチＳ１−Ｓ４によつて指定
されるコントローラアドレス間の真の比較を検出
すると、信号MYADG0200を２進“０”にする。 これは信号MYADG0001を２進“０”にする。 この２進“０”によつて、セクシヨン２１１の
バス応答回路は信号MYACKR010の発生の結果
生じる処理装置４０に適切なバス応答を発生する
ことができる。 信号MYACKR010は、第４ａ図のタイミング
回路２０４が第６ａ図のアドレスビツト４−22に
よつて指定されるメモリロケーシヨンから単一ワ
ードを読出すため一連の信号を発生するメモリ動
作サイクルを始める。 簡単に言えば、メモリ動作サイクルは次のシー
ケンスを含む。 信号MYACKR010によつて、回路２０４はメ
モリビジー信号MEMBUZ010をコントローラ
＃０はメモリ動作サイクルを開始するということ
を指示する２進“１”にする。 次にバスアドレス信号BSAD06210〜
BSAD21210はバス１０から第４ｂ図の行アドレ
スレジスタ２０７−４０および列アドレスレジス
タ２０７−４２に転送される。 信号MEMBUZ010は第４ｂ図の信号
ADDSTR000を２進“０”に切換える。これは
最上位アドレスビツトBSAD22110およびチツプ
セレクトアドレス信号BSADX3110および
BSADX4110をレジスタ２０７−１２にロードす
る。 回路２０４からのタイミング信号によつて１セ
クシヨン２０４はラインBSREQTをコントロー
ラ＃０がメモリ再構成コマンドを受付けることを
示す２進“０”に切換える。 コントローラ＃０が最高位の優先順位を有して
いると仮定すると、セクシヨン２１１は信号
MYDCNN010を２進“１”に切換える。この信
号は回路２１３によつて反転され、バスライン
BSDCNNに加えられる。 第４ｄ図からわかるように、信号CLOCK1010
が２進“１”にされると、再構成レジスタ２１６
−８をコマンドアドレスビツト８−17でロードさ
れることを可能にし、この信号によつて、再構成
モードフリツプフロツプ２１６−１０は２進
“１”に切換えられる。 前記のように、より詳細に説明すると、ライン
BSYELOはラインBSAD00−23に加えられるメ
モリアドレスは診断コマンドコードを含むという
信号をコントローラ２００−１に出す。セクシヨ
ン２０８に格納されている２進“１”信号
BSYELO10は信号LSYELO010を２進“１”に
する。 信号LSWRIT010と共にこの信号は第４ｄ図の
デコーダ回路２１６−２を作動可能にする。 コード“100”に応じて、デコーダ回路２１６
−２は信号RECONF000を２進“０”にする。こ
の結果、タイミング信号CLOCK1010が２進
“１”に切換わると、再構成モードフリツプフロ
ツプ２１６−１０は２進“１”に切換えられる。 メモリ動作サイクル中、記憶されたチツプセレ
クトアドレス信号はデコーダ回路２０７−２０に
よつてデコードされる。この結果、デコード回路
２０７−２０はデコード信号の１つを２進“０”
にする。 RAS時間（すなわち、信号MCASAD110が２
進“０”であるとき）中、行アドレスレジスタ２
０７−４０からの行アドレス信号は装置２１０−
２０および２１０−４０のRAMチツプの行にロ
ードされる。 したがつて、列アドレスレジスタ２０７−４２
およびマルチプレクサ回路２０７−５６から列ア
ドレス信号はCAS（すなわち、信号MCASAD010
が２進“１”に切換えるとき）中装置２１０−２
０および２１０−４０のRAMチツプにロードさ
れる。 行および列アドレスによつて指定されたメモリ
ロケーシヨンの内容はアクセスされ、レジスタ２
０６−８および２０６−１０に読出される。 リクエストされた単一のワードはメモリ動作サ
イクルが終了するとバス１０に加えられる。 信号MCONCK010によつて、再構成レジスタ
２１６−８の段はアドレスビツトBSADS−17で
ロードされる。 しかしながら、フリツプフロツプ２１６−１０
が２進“１”状態に切換わるまで、再構成は行な
われない。 次にこのようなスイツチングによつて、マルチ
プレクサ回路２１６−１２はコントローラアドレ
ス、すなわち信号RCONF0010〜RCONF3010と
して使用されるために条件が付けられる。 このとき、信号HALFBS010および
QARTBS010の両方とも２進“１”である。し
たがつて、排他的オア回路２１６−５０および２
１６−５２によつて発生されるアドレスビツト信
号BSADX3110およびBSADX4110の符号は反転
される。 すなわち、各メモリリクエストにおいてチツプ
セレクトビツト４と５の状態は自動的に補数化さ
れる。その補数化とはアドレスデコード回路２０
７−２０によつてデコードされるとき出力信号
DRAST0010〜DRAST3010を発生する論理オー
ダーを反転することである。 これはドーターボード対（Ａ／Ｃ）（、）
およびＢ／Ｃ（、）が信号HALFBS010に応
じて交換されることを意味する。 さらに、第７ｂ図からわかるように、各ドータ
ーボード対の上半分および下半分は信号
QARTS010に応じて交換される（すなわち、ド
ーターボード対Ａ／Ｃ内のとおよびドーター
ボード対Ｂ／Ｄ内のと） 第８ａ図〜第８ｅ図は第１図のメモリシステム
が欠陥のあるコントローラの場合にどのように再
構成することができるかを示す他の例を表わして
いる。 前記のように、第１図のシステムは第８ａ図に
示されているようにインターリーブモジユール対
に配置された16メモリサブシステムを含む。 各対は第６ｂ図に示されているように編成され
ている2Mバイトを含む。 アドレス0010を割当てられたコントローラは全
コントローラメモリを不使用にする欠陥のあるメ
モリロケーシヨンを含む。 もし、この状態のままであるならば、コントロ
ーラがインターリーブアドレスモードで動作する
ので、中央処理装置４０はアドレス0010（＃２）
および0011（＃３）を割当てられたコントローラ
によつて提供されるアドレス空間のまわりにマツ
プを作らなければならない。 一連の再構成コマンドの使用を通して、第１図
のメモリシステムは隣接するアドレス空間を提供
するために第８ｂ図〜第８ｄ図に示されているよ
うに再構成される。 第１の再構成コマンドによつて、２進アドレス
0010（＃２）を割り当てられたコントローラは同
じアドレスでオフラインにされる。 再構成コマンドアドレスビツトは次のようにコ
ード化される。 ビツト８−11＝0010 ビツト12−13＝11 ビツト15＝０ ビツト16＝０ ビツト17＝１ ビツト19−21＝100 ここで、アドレスビツト０−２および18はアド
レス0010（＃２）を指定するためにコード化され
る。 さらに、BSYELO、BSMREFおよび
BSWRITラインは前記と同じ方法で条件が付け
られる。 再構成コマンドに応じてコントローラ＃２は再
構成モードフリツプフロツプ２１６−１０を２進
“１”に切換え、アドレスビツト８−21のレジス
タ２１６−８にロードする。 オフライン信号OFFLN0010および
OFFLN1010の両方とも２進“１”であるので、
これは第４ｅ図のバス応答回路が第８ｂ図に示さ
れているようにコントローラアドレス＃２に向け
られるメモリリクエストに応答することを禁止す
る。 すなわち、アンドゲート２１１−３０は信号
MODOFL010を２進“１”状態にする。 信号BSYEL6000は正規のメモリコマンドに対
して通常２進“０”であるので、排他的オアゲー
トは信号OFFLIN000を２進“０”にする。次
に、これによつて、ナンドゲート２１１−２８は
信号RESPIN110を２進“１”にするので、ノア
ゲート２１１−３６が肯定応答ACKGEN010を
２進“１”にすることを禁止する。 次に、処理装置４０はコントローラ＃２の代り
にアドレス１１１０（＃14）を有するコントロー
ラを再構成する第２の再構成コマンドを発生す
る。 再構成コマンドアドレスビツトは下記のように
コード化される。 ビツト８−11＝0010 ビツト12−13＝00 ビツト15＝０ ビツト16＝０ ビツト17＝１ ビツト19−21＝100 この例において、アドレスビツト０−２および
１８はアドレス１１１０（＃14）を指定するため
にコード化される。再び、BSYELO、BSMREF
およびBSWRITラインは前記と同じ方法で条件
がつけられる。 再構成コマンドをデコードするさい、コントロ
ーラ＃14はその再構成モードフリツプフロツプ２
１６−１０を２進“１”に切換え、アドレスビツ
ト８−２１をレジスタ２１６−８にロードする。
したがつて、次にコントローラ１４はレジスタ２
１６−８のコントローラアドレス値と続いて受信
されたメモリリクエストを比較するように条件が
つけられる。したがつて、次にコントローラ＃14
はコントローラ＃２として機能する。 さらに、コントローラ＃14は第８ｃ図に示され
るようにコントローラ＃３と共にインターリーブ
アドレスモードで作動するように条件がつけられ
る。 また、コントローラ＃14によつて提供されてい
るメモリはいま作動していないことが第８ｃ図か
らわかる。 したがつて、コントローラ１５を選ぶために、
さらに、第８図ｄ図に示されているようにコント
ローラ＃12および＃13によつて提供されるメモリ
を越えて隣接メモリを提供するようにコントロー
ラ＃15を再構成する再構成コマンドが発生され
る。 再構成コマンドアドレスビツトは下記のように
なる。 ビツト８−11＝1110 ビツト12−13＝00 ビツト15＝０ ビツト16＝０ ビツト17＝０ ビツト19−21＝100 アドレスビツト０−２および18はコントローラ
アドレス１１１１（＃15）を指定するためにコー
ド化されるコマンドに応じて、コントローラ＃15
はその再構成モードフリツプフロツプ２１６−１
０を２進“１”に切換え、コマンドアドレスビツ
トを再構成レジスタ２１６−８にロードする。図
示されているようにいつたん再構成されると、コ
ントローラ＃15はコントローラアドレス値1110
（＃14）と続いて受信するメモリリクエストを比
較し、バンクアドレスモードで作動する。 すなわち、コントローラ＃15はメモリリクエス
トアドレスビツト０−３とコントローラアドレス
値1110（＃４）を比較し、それによつて、第８ｄ
図のコントローラ＃12および＃13によつて提供さ
れる最大アドレス値より１大きい値を有するアド
レスで始まる隣接メモリを提供する。 前記から、いかに欠陥のあるコントローラが
“オフライン”にされ、隣接の故障のないアドレ
ス指定可能なメモリ空間を提供するためにその位
置で他のコントローラと取換えられるのかがわか
る。 前記の例から、コントローラ＃２で生じる故障
は低位の２つのドーターボード対を使用できない
ようにする。 したがつて、メモリシステムは前記のように第
８ｃ図に示されるように再構成される。 この点から、そのシステムは第８ｅ図に示され
るように再構成される。 これは、コントローラ＃14によつて以前に占有
されていた位置へのオフラインコントローラ＃２
の移動および1/2ボード交換を含む。 したがつて、処理装置４０は再構成コマンドを
出す。再構成コマンドのコマンドアドレスビツト
は下記のようにコード化される。 ビツト８−11＝1110 ビツト12−13＝10 ビツト15＝１ ビツト16＝０ ビツト17＝１ ビツト19−21＝100 命令はコントローラ＃２に向けられている。 したがつて、コマンドアドレスビツト０−２お
よび18は0010値を有する。その残りのアドレスビ
ツトは２進“０”である。コントローラ＃２は
“オフライン”であるので、ラインBSYELOはバ
スアドレスビツトBSAD06と共に２進“１”にさ
れる。同時に、バスアドレスビツトBSAD26と
BSAD21は２進“０”にされる。再び、ライン
BSMREFは２進“１”にされる。 第４ｅ図からわかるように、コントローラ＃２
は“オフライン”状態（すなわち、信号
OFFLN0010およびOFFLN010は２進“１”であ
る）であるので、アンドゲート２１１−３０は信
号MODOFL010を２進“１”にする。 信号BSYEL0110および信号BSAD06010によ
つて、ナンドゲート２１１−２２は信号
BSYEL6000を２進“０”にする。 したがつて、排他的オアゲート２１１−３４は
信号OFFLIN000を２進“１”にする。 信号BSAD03110およびBSAD04110の両方とも
２進“０”であるので、ナンドゲート２１１−２
４および２１１−２６は信号HOFLIN000および
QOFLIN000を２進“１”にする。 このとき、信号DBNOTH000は２進“１”で
ある（すなわち、すべてのドーターボードが取り
付けられる） したがつて、ナンドゲート２１１−２８は信号
RESPIN110は２進“０”にする。 再構成コマンドに応じて第４ｄ図の回路２１６
−１６０は信号MYADG0100を２進“０”にす
る。 これによつて、アンドゲート２１６−１６４は
信号MYADG0001を２進“０”にする。信号
RESPIN110およびMYADG0001に応じてノアゲ
ート２１１−３６への他の入力は肯定応答信号
ACKGEN010を２進“１”にする。信号
ACKGEN010はメモリ再構成コマンドに応じて
メモリ肯定応答信号MYACKR010を発生するよ
うにバス応答部２１１の条件をつける。 これは、第４ａ図のタイミング回路２０４は前
記の方法で第５ｂ図のアドレスビツト３−22によ
つて指定されたコントローラ＃２のメモリロケー
シヨンからの単一ワードを読出すための一連の信
号を発生するメモリ動作サイクル中メモリ動作サ
イクルを始める。 レジスタ２１６−８に格納される新しい再構成
情報はコントローラ＃14によつて初めから提供さ
れるアドレス空間で作動するインターリーブアド
レス指定モードにコントローラ＃２をし、ドータ
ーボード対を交換し、オフラインコマンドビツト
１をリセツトする。すなわち、レジスタ２１６−
８に格納される再構成信号RCONF0010〜
RCONF3010はいま、コントローラ＃２を第８ｅ
図に示されているようにコントローラ＃15に対す
る。レジスタ２１６−８の信号HALFBS101によ
つて指定されたようにドーターボード対の交換は
第８ｅ図に示されたように底部にメモリの機能の
半分を置く。 信号OFFLN1010を２進“０”にリセツトする
ことによつてメモリの上半分をオンラインにし、
動作可能にする。 信号OFFLN0010のなお２進“１”であるの
で、メモリの上半分をオフラインのままし、動作
不可能にする。 以上から、第１図のシステムは再構成コマンド
を出す処理装置４０によつて再び再構成できるこ
とがわかる。 すべてのコントローラをそのオリジナルなまた
は初期の状態に復帰することが望まれると、これ
はデフオルト命令を出す処理装置４０を有するこ
とによつてなされる。 デフオルトコマンドにおいて、バスアドレスビ
ツト７に加えてラインBSYELOおよびBSMREF
はすべて２進“１”にセツトされ、バスアドレス
ビツト20と21は２進“０”にされる。 第４ｄ図からわかるように、信号BSAD07110
は２進“１”であるとき、ナンドゲート２１６−
３０は信号RCONCT110を２進“０”にする。
これによつて、各コントローラ内の再構成モード
フリツプフロツプは信号DCNR60110に応じて２
進“０”状態に切換えられる。 これは各コントローラ内のスイツチ２１６−６
の組に制御を戻す。 したがつて、次に各コントローラはスイツチＳ
１−Ｓ４によつて指定されるコントローラアドレ
スに応答する。 さらに、電源オン信号PWONLL010が２進
“０”であるとき、制御はコントローラのスイツ
チの組に戻る。 第９ａ図〜第９ｃ図は２対のドーターボードを
含むコントローラのための相異るコントローラオ
フラインメモリ構成を示す。 第９ａ図に示されているように、全コントロー
ラメモリボードはオフラインにされる。一方、そ
の状態において、コントローラは処理装置４０か
らオフラインコマンドに応答する。 第９ｂ図および第９ｃ図はコントローラメモリ
ボードの半分およびコントローラメモリボードの
１／４がオフラインにされることを示す。 しかしながら、コントローラはメモリのオフラ
イン部に指令される処理装置４０からのオフライ
ンコマンドに応動しない。すなわち、メモリコマ
ンドがオフラインメモリの半分に指令されると、
第４ｅ図のナンドゲート２１１−２４は信号
HOFLIN000を２進“０”にする。 これによつて、ノアゲート２１１−３６が信号
ACKGEN010を２進“０”にすることによつて
メモリリクエストに応答することを禁止する。 同じ方法で、メモリコマンドがオフラインメモ
リの1/4に指令されると、ナンドゲート２１１−
２６は信号QOFLIN000をコントローラ応答を禁
止する２進“０”にする。 第１０ａ図および第１０ｂ図は１対のドーター
ボードを含むコントローラのための相異るコント
ローラオフラインメモリ構成を示す。 図面からわかるように、１対のドーターボード
を含むコントローラはメモリ部の全部および1/4
を再構成するコマンドにだけ応答する。 すなわち、そのオフラインビツトが１対のドー
ターボードを含むコントローラのメモリの半分を
オフラインにするように指定するコマンドは無視
される。 さらに詳細に説明すると、ナンドゲート２１１
−２６は信号HOFLIN000をバス応答信号
ACKGEN010の発生を禁止する２進“０”にす
る。 前記から、この発明の装置はいかにオフライン
状態に再構成されるコントローラメモリ部との通
信を許可するのがわかる。 多数のメモリコントローラを含むメモリシステ
ムがこの発明の装置によつて再構成される方法が
前記に述べられている。 コントローラは再構成装置の発明によつて指定
されるモードのすべてのより少ないモードで作動
されるように再構成できることは当業者には明ら
かである。 例えば、あるメモリシステムにおいて、この可
能性のために提供する再構成装置を有する必要性
を除くことによつてオフライン通信が要求されな
い。 規定に従つて、本発明の最上の形が記載されて
いるが、いくつかの変更は別紙に記載されたクレ
ームに述べられたようにこの発明の精神を逸脱す
ることなしになされ、多くの場合、この発明のい
くつかの特徴は他の特徴の対応する使用なしで役
立つように使用される。
エラーを検出する結果としてメモリシステムを再
構成する装置に関する。 従来技術の説明 一般に、メモリシステムは、エラーが検出され
るとメモリシステムのモジユールを再構成するた
めの装置を有している。 このようなシステムは1974年４月９日に発行に
なつたデビツト・デー・デボイおよびジヨージ・
ジエー・バローウの米国特許第3803560号明細書
に開示されている。 他の装置はマツピイング、置換アルゴリズムお
よびバツフア容量のような重要な物理的バツフア
記憶パラメータを変えることによつてバツフア記
憶容量を減少させている。 このタイプのシステムとしては米国特許第
3820078号明細書に開示されている。 英国特許第1411290号明細書に開示されている
ような他のシステムは並列にアクセスでき、メモ
リバンク内の故障の発生の場合、メモリの配置を
自由に替えることができるようにするために随意
に変更できるアドレス数に対応するインターリー
ブされた数を備えている。 上記の先行技術のシステムは自動メモリ再構成
を提供するが一方、そのようなシステムは故障と
して検出されるこれらのモジユールを取除くこと
によつて単一のコントローラあるいは制御装置の
制御の下で作動するメモリモジユールを再構成す
る。 また、このような先行技術のシステムは、訂正
できないエラーがその範囲内に検出されると、編
成されたメモリ領域を所定のアドレス配置に保つ
ことはできない。 例えば、このメモリ領域はコンピユータの基本
オペレーテイングシステム・ソフトウエアが格納
される領域に対応する。 発明の目的 したがつて、この発明の主な目的は隣接するメ
モリ空間を提供するために自動的に再構成できる
１つ以上のコントローラを含むメモリシステムを
提供することにある。 さらに、この発明の目的は故障条件の検出の際
メモリ空間システムを保存するために自動的に再
構成できるメモリコントローラを提供することに
ある。 この発明の前記および他の目的はこの発明のメ
モリシステムの好ましい実施例で達成される。 発明の概要 メモリシステムは多数のメモリコントローラを
含み、そのコントローラの各々はデータ処理装置
から命令およびデータを受信するための共通バス
に接続する。メモリ故障がデータ処理装置によつ
て検出されると、メモリコントローラは再構成を
特定する命令の所定のタイプによつて再構成され
る。このような再構成中、メモリシステムのアー
キテクチヤあるいは編成は故障コントローラをオ
フラインに切換え、隣接メモリ空間を保存するた
めその場所に他の残りの正常なコントローラに取
換えることによつて変更される。 その上に、この発明のメモリシステムにおい
て、故障と指定されたコントローラメモリの一部
はオフラインに切換えられ、通信は前記のように
残りの正常メモリを作動するためのコントローラ
となお持続される。 メモリシステムの好ましい実施例において、各
コントローラは再構成コマンドから受信される再
構成コントローラアドレスおよび制御情報ビツト
を格納するための再構成モード制御レジスタを持
つた再構成装置を有している。制御ビツトはメモ
リコントローラの作動状態を特定するために符号
化される。再構成装置は、コントローラが再構成
作動モードで作動するとき指示するためのモード
制御装置を有している。モード制御装置が再構成
命令によつて所定状態にセツトされると、それに
対応するコントローラは再構成アドレスビツトに
よつて指定される。すなわち、そのコントローラ
のみが再構成コントローラアドレスを指定するメ
モリコマンドに応答する。 少なくとも制御情報ビツトの一対はコントロー
ラのオフライン状態を指定するのに使用される。
一方、他のビツトはコントローラが再構成される
方法を指示する。より詳細に説明すると、各コン
トローラはコントローラの制御論理回路を含むマ
ーザーボードおよび多数のドーターボード対を含
むように構成される。ドーターボードの各々はコ
ントローラが所有することができる全メモリ容量
の所定容量を含む。好ましい実施例において、２
対のドーターボードがあり、各ドーターボードは
全メモリの1/4を含む。 オフラインビツトはオフラインに接続されるド
ーターボードの数を指示するために符号化され
る。 すなわち、このビツトは、ドーターボードのす
べてがオフラインかあるいはオンラインのどちら
かに接続されたこと、および一対のドーターボー
ドがオフラインに接続されるかあるいはドーター
ボード対の1/2がオフラインに接続されたことを
指示する。 オフラインビツトを表わす信号は入力としてコ
ントローラバス応答回路に加えられる。バス応答
回路はボードがコントローラ内に設置されたか否
かを指示するドーターボードの各々から信号を受
信するように接続されている。好ましい実施例に
おいて、各コントローラは２対のドーターボード
を有するかあるいは１対のドーターボードを有す
るかのどちらかである。通常の動作中、バス応答
回路はコントローラが２対のドーターボードを含
むかあるいは一対のドーターボードのどちらかを
含むかあるいは含まないかどうかの機能およびオ
フラインビツトの状態としてバスコマンドに応答
を発生する。 保守あるいは診断動作の場合、バス応答回路は
コントローラが２対のドーターボードを含むかあ
るいは１対のドーターボードを含むかあるいは含
まないかおよびコマンドがオンラインメモリかあ
るいはオフラインメモリのどちらかとの通信を指
定するかあるいは指定したいかどうかの機能とし
て応答を発生する。 コントローラがいかに再構成されたかを指示す
る制御ビツトは少なくとも一対のビツトを有す
る。 第１ビツトは両方のドーターボード対が交換
（すなわち1/2ボードの交換）されてしまつたこと
を指定するために符号化される。２番目のビツト
はドーターボード内のセクシヨンが交換（すなわ
ち、1/4ボードの交換）されてしまつたことを指
定するために符号化される。 さらに、再構成装置は再構成レジスタをモード
制御装置およびバスに接続する識別レジスタを有
している。そのレジスタは制御情報ビツトのうち
の所定ビツトおよびモード制御装置の状態に対応
する信号を含むエラー状態信号を格納する。 再構成レジスタおよび識別レジスタの両方とも
メモリシステムコントローラがインターリーブ動
作モードあるいはバンク動作モードで動作してい
ることを特定する指示を格納する。 この発明のメモリシステムはインターリーブ動
作とバンク動作のどちらかあるいは両方のモード
で動作することができる。バンクシステムは複数
の独立したアクセス可能なメモリユニツトが一時
に１つのメモリがアクセスされるシステムであ
る。 バンクシステムのメモリユニツトは独立にアク
セス可能で一時に１つのアドレスだけがバンクで
アクセスできる最小の単位であると考えられる。 インターリーブシステムは多数のアドレスが並
列にアクセスできるように複数のメモリユニツト
を通してインターリーブされるものである。 この発明の原理に従つて、メモリコントローラ
のシステムアーキテクチヤの変更はメモリ故障の
ロケーシヨンおよびメモリシステム再構成モード
のタイプ（すなわち、バンクモード又はインター
リーブモード）の機能としてなされる。例えば、
コントローラが全ポピユレートされており（即ち
２対のドーターボードを含み）、故障がアドレス
０を有するロケーシヨンで起きると、コントロー
ラ再構成装置は故障をコントローラメモリの上部
１／４に移すように1/2ボードと1/4ボード交換を実
行するような条件が設けられる。 このメモリシステムは複数のコントローラ対か
らなり、各コントローラはインターリーブモード
で動作し、１つのコントローラが完全に故障であ
るとき、最上位のメモリ空間に割当てられた残り
の正常なコントローラ対の１つはそのときオフラ
インにされている故障コントローラで交換するこ
とができる。 このような配置において、コントローラ対のう
ち残りの正常なコントローラはバンクモードで動
作され得る。 以上のように、システム再構成のタイプにかか
わらず、この発明は隣接するメモリ空間を提供
し、システム動作（すなわち、オペレーテイング
システムソフトウエアメモリ領域）のために必要
なあるメモリ空間を保存するためにメモリコント
ローラの自動再構成を可能にすることがわかる。 第１図のシステムの概略的説明 第１図はこの発明の装置を含むデータ処理シス
テムを示す。 第１図を参照すると、システムは多数のサブシ
ステム２０−１〜２０−ｎおよび中央処理装置
（CPU）４０に接続される多重ラインバスを含む
ことがわかる。 メモリコントローラのみが示されているが、第
１図のシステムは普通は1976年12月28日発行され
た米国特許第4000485号明細書に開示されている
ように他の装置を備えているということがわか
る。 メモリサブシステムの各々はラベルＡ〜Ｄが付
けられた２対、すなわち、４つのメモリモジユー
ルユニツトまでアドレスするメモリコントローラ
（すなわち、２００−１〜２００−ｎ）を有して
いる。 前記のように、各メモリモジユールユニツトの
回路はコントローラ制御回路を含むマザーボード
に接続するドーターボード上に設けられる。 好ましい実施例において、メモリコントローラ
は全ポピユレートされるか（即ちドーターボード
の２対を含むか）あるいは半ポピユレートされる
か（即ちドーターボードの１対を含むか）のいず
れかである。 CPU４０はこの発明の目的のため従来、よく
用いられているマイクロプログラミングされた処
理装置である。 リチヤード・エー・リーメイおよびジヨン・エ
ル・カーレイによつて発明され、1978年１月５日
に米国特許出願された出願867266号「多重の顕著
な情報リクエストを提供するシステム」に加えて
前記に引用した同時係属出願はさらに細部につい
て参考とすることができる。 さらに、ここで引用したジヨージ・ジエー・バ
ーロウ等の関連出願「主データ処理システム装置
と中央サブシステム間の情報転送を制御するため
のインターフエース」もまた参考にすることがで
きる。 CPU４０ならびに各コントローラおよび各メ
モリサブシステムは米国特許第4000485号明細書
に開示されている所定の方法でバス１０を介して
通信する。 簡単に言うと、通信をしたい装置はバスサイク
ルをリクエストし、バスサイクルが許可されると
その装置は“マスター”になり、システムの他の
装置に“スレーブ”としてアドレスすることがで
きる。応答（例えば、メモリ読出し動作）を必要
とするこれらのバス交換の場合リクエスト装置は
自分自身を“マスター”として識別し、スレーブ
装置に応答が要求されることを指示する。 スレーブが応答する準備ができているとき（例
えば、リクエストされた情報を得ること）は、ス
レーブは“マスター”の役割を引受け、リクエス
ト装置に情報の転送を始める。 したがつて、バスサイクル数は実行される動作
タイプによつて変化する。 第２図に関して述べられたように制御ラインに
印加された信号の状態を変更することによつて、
１つの装置はもう１つの装置に始められるかある
いは実行される動作サイクルのタイプを指定する
ことができる。 分散されたタイ・ブレーキングネツトワークは
バスサイクルを許可し、バス１０の使用のため同
時リクエストを解決する。 優先順位はバス１０上の物理的な位置に基づい
て許可されると、最高順位はバス上の第１番目の
装置に与えられる。 典型的システムにおいて、メモリサブシステム
は最高順位が許され、CPUは実行要求に基づい
て位置決めされた他の装置と共に最下位の順位が
許可される。 メモリサブシステムインターフエース 第１図のコントローラを説明するまえに、各コ
ントローラとバス１０間のインターフエースから
構成される多数のラインがあることがわかる。 図示のように、インターフエースラインは多数
のアドレスライン（BSAD00−23、BSAP00）、
２組のデータライン（BSDT00−15、BSDP00、
BSDP08）および（BSDT16−31、BSDP16、
BSDP24）、多数の制御ライン（BSMREF−
BSMCLR）、多数のタイミングライン
（BSREQT−BSNAKR）および多数のタイブレ
ーキングネツトワークライン（BSAUOK−
BSIUOK、BSMYOK）を含む。 前記のインターフエースラインの説明は下記に
詳細に説明される。 メモリサブシステムインターフエースライン名 称 説 明 アドレスライン BSAD00−BSAD23 バスアドレスラインはコン
トローラ２００に24ビツトのアドレスを転送す
るかあるいはコントローラ２００からバス（ス
レーブ装置によつて受信するために）に16ビツ
トの識別子を転送するためにバスメモリ参照ラ
インに関連して使用される24ビツトの広い通路
から構成する。 ラインBSAD00−BSAD03に印加される信号
は、メモリアドレス指定のため使用されるた
め、特定の512K語モジユールを選択すると、
ラインBSAD04−BSAD22はモジユールにおけ
る512K語の１つを選択する。一方、ライン
BSAD23に印加された信号は選択語（すなわ
ち、BSAD23＝１＝右側バイト；BSAD23＝１
＝左側バイト）内のバイトの１つを選択する。 識別のために使用されると、ラインBSAD00
−BSAD07は使用されない。 ラインBSAD08−BSAD23は先のメモリ読出
しリクエスト中コントローラ２００に伝送され
るように受信装置の識別信号を伝える。 BSAP00 バスアドレスパリテイラインはライン
BSAD00−BSAD07に印加されるアドレス信号
のために奇数パリテイ信号を提供する両方向ラ
インである。 データライン BSDT00−BSDT15、BSDT16−BSDT31 バス
データラインの組は実行される動作サイクルの
機能としてコントローラ２００とバス間のデー
タあるいは識別情報を転送するために32ビツト
すなわち２語の巾広い両方向通路を構成する。 書込み動作サイクル中、バスデータラインは
ラインBSAD00−BSAD23に印加されたアドレ
ス信号によつて特定されたメモリロケーシヨン
に書込まれるように情報を転送する。 読出し動作の第１の半サイクル中、データラ
インBSDT00−BSDT15はコントローラ２００
に識別情報（チヤネル番号）を転送する読出し
動作の第２の半サイクル中、データラインはメ
モリから読出した情報を転送する。 BSDP00、BSDP08、BSDP16、BSDP24 バス
データパリテイラインは下記のように符号化さ
れる奇数パリテイ信号を提供する２組の両方向
ラインである。 BSDP00＝ラインBSDT00−BSDT07（左側バ
イト）に印加されるための信号のための奇数
パリテイ BSDP08＝ラインBSDT08−BSDT15（右側バ
イト）に印加された信号のための奇数パリテ
イ BSDP16＝ラインBSDT16−BSDT23に印加さ
れた信号のための奇数パリテイ BSDP24＝ラインBSDT24−BSDT31に印加さ
れた奇数パリテイ信号 制御ライン BSMREF バスメモリ参照ラインはバスからメ
モリコントローラ２００にのびる。 真状態にセツトされると、このラインはライ
ンBSAD00−BSAD23は完全なメモリコントロ
ーラアドレスを含み、特定のロケーシヨンで書
込みあるいは読出し動作を実行するように、コ
ントローラ２００に信号を出す。 偽状態にリセツトされると、ラインはライン
BSAD00−BSAD23は他の装置に向けられ、コ
ントローラ２００に向けられない情報を含むよ
うにコントローラ２００に信号を出す。 BSWRIT バス書込みラインはバスからメモリ
コントローラ２００にのびる。 このラインは真状態にセツトされると真であ
るラインBSMREFに関連して書込み動作サイ
クルを実行するためにコントローラ２００に信
号を出す。偽状態にリセツトされると、このラ
インは真であるラインBSMREFに関連して読
出し動作サイクルを実行するためにコントロー
ラ２００に信号を出す。 BSBYTE バスバイトラインはバスからコント
ローラ２００にのびる。 このラインは、真状態にセツトされると、ワ
ード動作よりむしろバイト動作を実行すべきで
ある信号をコントローラ２００に出す。 BSLOCK バスロツクラインはバスからコント
ローラ２００にのびる。 真状態にセツトされると、このラインはテス
トの実行あるいはコントローラ２００以内に含
まれるメモリロツクフリツプフロツプの状態を
変更するためのリクエスト信号をコントローラ
２００に出す。 BSSHBC バスの第２のバスサイクルの半サイ
クルラインはコントローラ２００によつてバス
に印加される現在の情報は先の読出しリクエス
トによつてリクエストされる情報であるという
信号を装置に出すために使用される。 この場合、コントローラ２００および情報を
受信する装置の両方ともコントローラ２００が
転送を完了するまでイニシエイーシヨンサイク
ルのスタートからすべての装置に対してビジー
である。 このラインはそのメモリロツクフリツプフロ
ツプをセツトあるいはリセツトするために
BSLOCKラインと共に使用される。 装置が読出しあるいは書込みをリクエストさ
れ、ラインBSLOCKが真であると、ライン
BSSHBCは真であるとそのロツクフリツプフ
ロツプをリセツトするためにコントローラ２０
０に信号を出す。 偽状態であると、それはそのロツクフリツプ
フロツプをテストあるいはリセツトするために
コントローラ２００に信号を出す。 BSMCLR バスマスタークリアラインはバスか
らコントローラ２００にのびる。 このラインが真状態にセツトされると、これ
によつて、コントローラ２００はコントローラ
２００内のあるバス回路をゼロにクリアする。 BSDBWD ２倍ワードラインはコントローラ２
００からバス１０にのびる単方向ラインであ
る。 BSDBPLラインと共にこのラインは読出し
リクエスト中データは何ワードであるかメモリ
コントローラ２００によつて提供されるフオー
マツトはどういうフオーマツトであるかを指示
するために使用される。 メモリコントローラ２００からの読出し応答
サイクル中、ラインBSDBWDの状態は１ワー
ドかあるいは２ワードのデータがバス１０に印
加されるかどうかを指示する。 ラインBSDSWDが２進“１”状態にされる
と、これは２ワードが転送されたことを指示す
る。 １ワードのみが転送されると、ライン
BSDBWDは２進“０”にされる。 BSDBPL ２倍のプルラインはコントローラ２
００とバス１０間にのびる両方向ラインであ
る。 ラインBSDBWBと共にこのラインは応答が
リクエストされたデータの最初の装置（最後の
装置でない）かあるいは最後の装置であるかど
うかを指示する。 バスハンドシエーク／タイミングライン BSREQT バスリクエストラインはバスとコン
トローラ２００間にのびる両方向ラインであ
る。 真状態にセツトされると、他の装置がバスサ
イクルをリクエストしているという信号をコン
トローラ２００に出す。 偽状態にリセツトされると、バスリクエスト
をペンデイングにするいかなるバスもないとい
う信号をコントローラ２００に出す。 このラインは読出しの第２のバスサイクルの
半サイクルをリクエストするためにコントロー
ラ２００によつて真状態にセツトされる。 BSDCNN データサイクルラインはバスとコン
トローラ２００間にのびる両方向ラインであ
る。 真状態にされると、装置はリクエストされた
バスサイクルを許可され、他の装置のためバス
上に情報にのせる信号をコントローラ２００に
出す。 コントローラ２００はリクエストされたデー
タを装置に送り返すという信号を出すためにラ
インを真状態にする。 これに先だつて、コントローラ２００はリク
エストされ、バスサイクルが許可される。 BSACKR バス肯定応答ラインはバスとコント
ローラ２００間にのびる両方向ラインである。 コントローラ２００によつて２進“１”にセ
ツトされると、ラインは読出しの第１のバスサ
イクルの半サイクルあるいは書込みサイクル中
バス転送は受付けられているという信号を出
す。 読出しの第２のバスサイクルの半サイクル
中、このラインはリクエストを起こしている装
置によつて２進“１”にセツトされると転送受
付け信号をコントローラ２００に出す。 BSWAIT バス待機ラインはバスとコントロー
ラ２００間にのびる両方向ラインである。 コントローラ２００によつて、２進“１”状
態にセツトされると、コントローラはこの時に
転送を受付けることができないという信号をリ
クエスト装置に出す。 その後、前記装置はコントローラ２００が転
送に肯定応答するまで連続する再試行を始め
る。 コントローラ２００は下記の条件の下で
BSWAITラインを真にセツトする。 １ すべての待行列（キユー）レジスタが満杯
であるときビジーである。 ２ 初期モードであるときビジーである。
BSWAITラインは装置によつて２進“１”
にセツトされると、これは、データはリクエ
スト装置によつて受付けられなくてその現在
のバス動作サイクルを終了すべきである信号
をコントローラに出す。 BSNAKR バス否定応答ラインはバスとコント
ローラ２００間にのびる両方向ラインである。 このラインがコントローラ２００によつて２
進“１”状態にセツトされると、特定される転
送を拒否している信号を出す。 コントローラ２００は下記のようにライン
BSNAKRを真状態にセツトする。 １ メモリロツクフリツプフロツプは２進
“１”にセツトされる。 ２ リクエストがロツクフリツプフロツプ
（BSLOCKが真で、BSSHBCが偽である） すべての他の場合において、メモリロツクフ
リツプフロツプがセツトされると、コントロー
ラ２００はBSACKRライン又はBSWAITライ
ンを介して応答を発生するかあるいはいかなる
応答も発生しない。 BSNAKRラインは装置によつて真にされる
と、これはデータは装置によつて受付けられな
くて、その動作サイクル終了すべきであるとい
う信号をコントローラ２００に出す。 タイブレーキング制御ライン BSAUOK−BSIUK タイブレーキングネツトワ
ークラインはバスからコントローラ２００にの
びる。 これらのラインは高位の優先順位の装置はバ
スリクエストをリクエストしているかどうかの
信号をコントローラ２００に出す。 これらのライン上のすべての信号が２進
“１”であるとき、これによつて、BSDCNN
ラインを２進“１”にできるのはどの時間で、
バスサイクル許可信号をコントローラ２００に
出す。 ライン上の信号のうちの１つでも２進“０”
であると、これによつて、バスサイクルが許可
されなくて、ラインBSDCNNが２進“１”に
されることを禁止する信号をコントローラ２０
０に出す。 BSMYOK タイブレーキングネツトワークライ
ンはコントローラ２００からバスにのびる。 コントローラ２００はバスリクエストの低位
の順位の他の装置に信号を出すためにこのライ
ンを２進“０”にする。 BSYELO バスイエーロウラインは両方向ライ
ンである。リード命令に応答して第２のバスサ
イクルの半サイクル中真状態にセツトされると
き、それは、その時に伴なう転送情報が首尾よ
く訂正されることを指示する。 メモリ読出しリクエスト中真状態にセツトさ
れると、このラインは読出しリクエストが診断
コマンドとしてほん訳されるべきであることを
指示する。 第１図のメモリサブシステムの概略的説明 第３図はこの発明の原理を用いて構成されている
コントローラ２００−１を含むメモリサブシステ
ム２０−１の好ましい実施例である。 第１図を説明すると、コントローラ２００−１
はメモリ部２１０の２つの256K語メモリモジユ
ール装置２１０−２および２１０−４を制御する
ことがわかる。 ブロツク２１０−２および２１０−４のモジユ
ール装置はブロツク２１０−２０および２１０−
４０に対応する高速MOSランダムアクセスメモ
リ集積回路およびブロツク２１０−２２〜２１０
−２６および２１０−４２〜２１０−４６に対応
するアドレスバツフア回路を含む。 各256Kメモリ装置は第４ｃ図に詳細に図示さ
れているように１ビツトダイナミツクMOSRAM
チツプによる64K語から構成する。 さらに詳細に、第４ｃ図を説明する。22ビツト
メモリモジユールによる各256Kは１ビツトチツ
プによる88、65、534（64K）語を含む。 各チツプ内に、メモリセルの256行×256列のマ
トリツクスで構成される多数のメモリアレイがあ
ることがわかる。 コントローラ２００−１はメモリタイミング信
号を発生するため、リフレツシユ動作、制御動
作、データ転送動作、アドレス分配とデコード動
作およびバスインターフエース動作を実行するの
に必要なこれらの回路を含む。このような回路は
第３図の相異るセクシヨンの部分とし含まれる。 そのセクシヨンはタイミング部２０４、リフレ
ツシユ制御部２０５、データ制御部２０６、アド
レス部２０７、読出し／書込み制御部２０８、セ
クシヨンにおけるデータ２０９、バス制御回路部
２１１、メモリイニシヤライズ回路部２１２、バ
スドライバ／受信回路部２１３および再構成制御
部２１６を含む。 バス制御部２１１は１語および２語動作のため
のバスサイクルリクエストを発生および受付ける
ための信号を発生する論理回路を含む。 第３図からわかるように、これらの回路並びに
他のセクシヨンの回路は従来、よく知られている
セクシヨン２１３のドライバー／受信回路を介し
てバスに接続される。 セクシヨン２１１はバス上の装置の物理的位置
に基づいてリクエスト優先順位を解決するタイブ
レーキングネツトワーク回路を含む。 バス１０の最も左側に位置する第１のメモリコ
ントローラ２００−１は最高順位が割り当てら
れ、一方、バスの最も上位に位置する中央処理装
置（CPU）４０は最低順位が割り当てられる。 さらにバス動作に関する詳細な情報について
は、1976年12月28日に発行された米国特許第
4000485号明細書に開示されている。 第４ａ図に詳細に図示されているように、タイ
ミング部２０４はメモリ読出しおよび書込み動作
サイクルから必要であるタイミング信号シーケン
スを発生する回路を含む。 第３図からわかるように、このセクシヨンはセ
クシヨン２０５，２０６，２０７，２０８，２１
１，２１３および２１５に、セクシヨン２０５，
２０６，２０７，２０８，２１１，２１３および
２１５から、信号を送受信および送信又は受信す
る。 第４ｂ図に詳細に図示されているように、アド
レス部２０７はリフレツシユ動作、初期設定およ
び読出し／書込み動作のために必要なアドレス信
号をデコード、発生および分配する回路を含む。 セクシヨン２０７はBSMREFラインからのメ
モリ参照制御信号に加えてラインBSAD00−
BSAD23およびBSAP00からのアドレス信号を受
信する。 その上に、セクシヨン２０７はセクシヨン２０
４，２０５，２１２および２１５からの制御およ
びタイミング信号を受信する。 メモリ初期設定部２１２はコントローラ回路を
初期状態すなわち所定の状態にクリアするため周
知の回路を含む。 読出し／書込み制御部２０８は従来、よく用い
られているレジスタおよび制御論理回路を含む。 レジスタ回路はBSWRIT、BSBYTE、
BSDBWDおよびBSAD23ラインの状態に対応す
る信号を受信および格納する。 制御回路はレジスタ回路の信号をデコードし、
コントローラが読出しを実行し、書込み動作サイ
クル（すなわち、バイトコマンドのため）に続く
書込みあるいは読出しを実行すべきであるかどう
かを確定するためにセクシヨン２０４，２０７お
よび２１０に印加される信号を発生する。 リフレツシユ部２０５はメモリの内容を周期的
にリフレツシユするための回路を含む。 セクシヨン２０５はセクシヨン２０４からのタ
イミングおよび制御信号を受信し、セクシヨン２
０４，２０７，２０８および２１２にリフレツシ
ユコマンド制御信号を提供する。 さらに詳細は、リフレツシユコマンド
（REFCOM）信号を発生するための回路が記載
されている米国特許第4185323号明細書に開示さ
れている。 ブロツク２０９−４のセクシヨンにおけるデー
タ２０９回路は１対のマルチプレクサ回路および
セクシヨン２０６から信号を受信するために接続
されているアドレスレジスタを含む。 従来、よく知られているマルチプレクサ回路は
２組のバスラインBSDT00−15およびBSDT16−
31からデータ語を受信し、書込み動作サイクル
中、出力線MDIE000−015およびMDIO000−015
の組を介して特定語を正常なメモリモジユールに
印加する。 すなわち、２１２からのイニシヤライズ信号
INITTM310は２進“０”（すなわち、イニシヤ
ライズモードでない）であるとき、マルチプレク
サ回路はアンドゲート２０９−１０によつて発生
される信号MOWTES000によつて選択的に作動
される。 アンドゲート２０９−１０はバスアドレスビツ
ト２２（すなわち、信号BSAD２２）の機能とし
て、コントローラが書込み動作（すなわち、信号
BSWRIT）を行つているかどうか、の信号
MOWTES000を発生する。 書込み動作中、信号MOWTES000は正常なメ
モリ装置に印加されるように正常なデータ語（す
なわち、バスラインBSDT00−15あるいは
BSDT16−31に印加されるワード）を選択する。 これによつて、書込み動作はワードの境界で始
めることができる。 読出し動作中、マルチプレクサ回路はアドレス
バスラインBSDT00−15から受信されるモジユー
ル識別情報をアドレスバスラインBSAD08−23に
戻つて印加されるような条件になる。 これはセクシヨン２０６の偶数データレジスタ
２０６−８にラインBSDT00−15に加えられる信
号をロードすることによつてなされる。 次に、これによつて、ブロツク２０９−４のア
ドレスレジスタラツチはバスラインBSDT00−15
を介してモジユール識別情報を伝送する。 これはこの発明の理解に関するものでないので
ここでは、さらに検討しない。 データ制御部２０６は２組の３状態作動形デー
タレジスタ２０６−８および２０６−１０、デー
タをセクシヨン２１０の偶数および奇数メモリ装
置２１０−２０および２１０−４０、に書き込ま
れるか、から読出す、ことができる制御回路に関
連するマルチプレクサ回路２０６−１６および２
０６−１８を含む。 例えば、２倍の巾の読出し動作中、オペランド
あるいはコマンド信号は装置２１０−２０および
２１０−４０から偶数および奇数レジスタに読出
される。 書込み動作サイクル中、信号MDIE000−15お
よびMDIO000−15はセクシヨン２０９−４を介
してバスからレジスタ対２０６−８および２０６
−１０の最も左側部にロードされ、セクシヨン２
１０の奇数あるいは偶数装置に書込まれる。 この発明の教えに従つて、セクシヨン２０６は
さらに、状態レジスタ２０６−２０および識別レ
ジスタ２０６−２２を含む。状態レジスタ２０６
−２０はメモリ異常を分離するために使用される
メモリエラー情報を格納するために接続される。 例えば、レジスタは、セクシヨン２０７からの
アドレスビツトと訂正できる単一のビツトエラー
の場合にRAMチツプにまで異常を分離するため
に必要であるEDAC回路２０６−１２および２０
６−１４からのEDACシンドロームビツトの組合
わせを格納する。状態レジスタ２０６−２０は最
新の単一のビツトエラーに関する状態情報を含
み、その内容は訂正できない２重のビツトエラー
の場合に固定されたままである。 識別レジスタ２０６−２２は再構成のタイプお
よび動作モードを識別する再構成制御部２１６か
ら受信される信号を格納するように接続される。 その上に、セクシヨン２０６はブロツク２０６
−２４のレツドおよびイエーロウ発生器を含む。 これらの回路はバス１０に転送される情報がエ
ラーであるかどうか、そのエラーが訂正できるの
か、訂正できないかどうかを指示する信号を敗勢
するイエーロウ発生回路はラインBSYELOに加
えられた信号を一緒に転送される情報が正常であ
り、正常動作が実行される（すなわち、ハードあ
るいはソフトエラー条件）ことを示す２進“１”
にする。 レツド発生回路は一緒に転送される情報はエラ
ー（すなわち、訂正できないエラー条件）である
ことを示す２進“１”に他の信号をする。 これらの信号は他のバスライン（図示されてい
ない）に加えられる。 これらの信号の発生に関するさらに詳細な説明
は米国特許第4072853号明細書に開示されている。 コントローラ２００−１はエラー検出および訂
正（EDAC）装置を含む。その装置の各ワードは
16データビツトおよび、データ語における単一ビ
ツトエラーの検出および訂正とデータ語における
２重ビツトエラーの検出および訂正のない信号送
信をするために使用される６チエツクビツトを含
む。 EDAC装置は２組のEDACエンコーダ／デコー
ダ回路２０６−１２および２０６−１４を含む。 これらの回路は1978年２月７日発行の米国特許
第4072853号明細書に開示されている回路の形を
とる。 その上に、セクシヨン２０６はデータライン
BSDT00から受信され、アドレスラインBSAD08
−23を介してレジスタ２０９−４に記憶される識
別情報の返送を可能にする。 待行列制御部２１５はさらにコントローラ２０
０−１の部分として含まれる。 このセクシヨンは多数のメモリリクエストを同
時に処理するためのアドレスおよび制御信号を格
納するための回路を含む。 第３図からわかるように、セクシヨン２１５は
セクシヨン２０４，２０５，２０７，２１１およ
び２１２からの制御信号を受信する。そのセクシ
ヨンは図示されているようにセクシヨン２０４，
２０６，２０７および２０８に制御信号を提供す
る。このセクシヨンの動作はこの発明に関連して
いないので、ここでは詳細に述べない。 この発明の教えにしたがつて、再構成制御部２
１６はコントローラ再構成を可能化するための回
路を含む。 第３図からわかるように、セクシヨン２１６は
セクシヨン２０７，２０８，２１１および２１２
からのアドレスおよび制御信号を受信する。 セクシヨン２１６はセクシヨン２０６，２０７
および２１１に制御および状態信号を提供する。 前記のセクシヨンの関連する部分は第４ａ図〜
第４ｃ図に関連して詳細に述べられる。 コントローラ部の詳細な説明 この発明を理解するのに必要であるこれらのセ
クシヨンだけがここで述べられる。 その残りのセクシヨンに関するさらに情報を得
るには、関連出願あるいは米国第4185323号明細
書を参照されたい。 セクシヨン２０４およびセクシヨン２０６ 第４ａ図はセクシヨン２０４のタイミング回路
の詳細図である。 その回路は従来、よく知られている遅延線タイ
ミング発生回路（図示されていない）から入力タ
イミングパルス信号DLYINN010、TTAP01010
およびTTAP02010を受信する。 このような回路は米国特許第4185323号明細書
に開示されているタイミング発生回路の形を取
る。 タイミング発生回路は２進“１”にスイツチさ
れる信号MYACKR010に応答して直列接続200ns
遅延線対を介して一連のタイミングパルスを発生
する。 ブロツク２０４の回路に関連するこれらのパル
スはメモリ動作サイクル中残りのセクシヨンのた
めのタイミングを確定する。 その上に、ブロツク２０４の回路は境界信号
MYBNDY010およびセクシヨン２０７からのア
ドレス信号LSAD22200およびLSAD22210を受信
する。 さらに、セクシヨン２１２はセクシヨン２０４
にイニシヤライズ信号INITMM100を印加する。 信号MYBNDY010、２進“１”にされると、
信号RASINH010を２進“０”にするノアゲート
２０４−５に印加される。 直列接続のアンドゲート２０４−７は信号
RASINH000を生じるためにイニシヤライズ信号
INITMM100、セクシヨン２０５（図示されてい
ない）内の回路によつて発生されたりフレツシユ
命令信号REFCOM100を論理的に結合する。 ナンドゲート２０４−８は偶数行ストローブイ
ンヒビツト信号ERASIH000を生じるために信号
RASINH000およびアドレス信号LSAD22210を
結合する。 その信号はアンドゲート２０４−１を介して信
号DLYINN010から得られるタイミング信号
MRASTT010で結合されるためのアンドゲート
２０４−１０に印加される。 その結果から得られる出力信号MRASTE010
は偶数スタツク装置のRASタイミング入力に印
加される。 ナンドゲート２０４−１４は奇数行インヒビツ
ト信号ORASIH000を生じるために信号
RASINH010およびLSAD22200を結合する。 この信号は行タイミング信号MRAST0010を
発生するためにアンドゲート２０４−１７でタイ
ミング信号MRASTT010で結合される。 この信号は奇数スタツク装置２１０−４０の
RASタイミング入力に印加される。 第４ａ図からわかるように、アンド２０４−１
１はリフレツシユ命令（すなわち、信号
REFCOM000＝１）がない場合、偶数データレ
ジスタ２０６−８の真中のセクシヨンのＧ入力端
子にタイミング信号MDOECT000に印加する。 同じように、アンドゲート２０４−１５は奇数
データレジスタ２０６−１０の真中のセクシヨン
のＧ入力端子にタイミング信号MDOOCT000に
印加する。 アンドゲート２０４−３はタイミング信号
MCASTT010を発生するために信号
MRASTT010、REFCOM100および
TTAP01010を結合する。 信号MCASTS010はアンドゲート２０４−１
８を介して偶数および奇数スタツク装置２１０−
２０および２１０−４０のCASタイミング入力
に加えられる。 同様な方法で、アンドゲート２０４−１９はタ
イミングアドレス信号MCASAD010を発生する。 その信号MCASAD110はアンドゲート２０４
−２０を介してセクシヨン２０７のアドレス回路
に加えられる。 偶数および奇数データレジスタ２０６−８およ
び２０６−１０は３状態作動型である。より詳細
に説明すると、そのレジスタはTI社製SN74S373
のようなＤ形トランスピアレントラツチ回路から
構成される。 レジスタ回路は、Ｇ入力端子に加えられる信号
が２進“１”であると、Ｑ出力端子の信号はＤ入
力端子に加えられる信号に従うという意味でトラ
ンスピアレントである。 すなわち、Ｇ入力端子に加えられる信号が低レ
ベルになると、Ｑ出力端子の信号はラツチする。 レジスタ２０６−８および２０６−１０の出力
端子はデータワード信号対の多重化を可能にする
ためのワイヤドオア装置に共通に接続される。 このような多重化は第３図に示されているレジ
スタ２０６−８および２０６−１０の相異るセク
シヨンの出力制御（OC）入力に印加される信号
MQ2ELB000、MQ1ELB000、MDOTSC000およ
びMDRELB000の状態制御に伴つて行なわれる。
この動作はＧ入力端子に加えられる信号に応答し
て起るレジスタフリツプフロツプのラツチ動作か
ら独立している。 ゲート２０４−２２〜２０４−２６の直列接続
群は信号MDOTSC100およびMDOTSC010の状
態を制御する。 アンドゲート２０４−２２はバスからの識別情
報の記憶を可能にするための読出し又は書込みサ
イクルの始めにタイミング信号DLY1NN010お
よびDLY020100を受信する。これはこの発明の
理解に関連しないので、信号PULS20210は２進
“０”状態であると考えられる。 読出し動作中、読出し命令信号READCM000
は２進“０”にされる。その２進“０”によつ
て、アンドゲート２０４−２６は信号
MDOTSC100を２進“０”にする。 信号MDOTSC100は、２進“０”のとき、レ
ジスタ２０６−８および２０６〜１０の真中のセ
クシヨンを動作可能にすると、その内容をその出
力端子に印加する。 書込みサイクル中、読出し命令信号
READCM000が２進“１”にされると、アンド
ゲート２０４−２６は信号MDOTSC100を２進
“１”にする。 これは前記と反対の結果を生じる。 すなわち、信号MDOTSC100はレジスタ２０
６−８および２０６−１０の真中のセクシヨンが
その内容をその出力端子に印加するのを禁止す
る。 レジスタ２０６−８および２０６−１０の最も
左側のセクシヨンは、信号MDRELB000が２進
“０”のとき、その内容をその出力端子に加える
ことができる。 この発明の目的のため、信号MDRELB000は
２進“１”状態であると考えられる。 したがつて、レジスタの最も右側のセクシヨン
によつてその内容をその出力端子に加えることが
禁止される。 レジスタ２０６−８および２０６−１０の最も
左側の２つのセクシヨンはセクシヨン２１５によ
つて発生される信号MQ1ELB000および
MQ2ELB000の状態によつて制御される。 ２進“０”のとき、信号MDOTSC000はセク
シヨン２１５からの信号Q1TRST010および
Q2TRST000の状態の機能としてレジスタ２０６
−８あるいは２０６−１０のどちらかの最も左側
の２つのセクシヨンのうちの１つを作動可能にす
る。 信号Q1TRST010が２進“１”であるとき、信
号Q2TRST000は２進“０”で、セクシヨン２１
５は信号MQ1ELB000を２進“０”にする。これ
によつて、レジスタ２０６−８および２０６−１
０のQ1部はその内容をその出力端子に加えるこ
とを可能にする。 逆に、信号Q1TRST010が２進“０”であると
き、信号Q2TRST000は２進“１”で、セクシヨ
ン２１５は信号MQ1ELB000を２進“０”にす
る。これによつて、レジスタ２０６−８および２
０６−１０のQ2部はその内容をその出力端子に
加えることを可能にする。 最後に、ブロツク２０４の回路は、ここに説明
されているブロツク２１６の回路に供給されるク
ロツク信号CLOCK1010を発生する。第４図に見
られるようにアンドゲート２０４−３３は、タイ
ミング信号PULSCK010に応答して信号
CLKCK1010を発生する。信号PULSCK010は20
ないし50ナノ秒の間の幅を持つた正のタイミング
パルスであり、非正規メモリサイクル（例えば、
リフレツシユサイクル等）の期間中、信号
CLCK1010の発生を除去するため、信号
PARTWT000とCYCINH000とでゲートされる。 タイミング信号PULSCK010は、インバータ回
路２０４−３１によつて反転された後に、タイミ
ング信号DLY3Y0010をタイミング信号
TTAP06010と組合せることによつて、アンドゲ
ート２０４−３２内で発生される。信号
CYCINH00は、信号PARTWT000がセクシヨン
２０８の回路によつて発生されている間に、セク
シヨン２０５からの信号REFCOM110および
STOPCY010に応答してノアゲート２０４−３０
によつて発生される。 セクシヨン２０７ 第４ｂ図はアドレス部２０７の相異るセクシヨ
ンを示す。図示されているように、セクシヨン２
０７は入力アドレス部２０７−１、アドレスデコ
ード部２０７−２およびアドレスレジスタ部２０
７−４を含む。 セクシヨン２０７−１および２０７−２ 入力アドレス部２０７−１は回路２１３からの
最下位バスアドレスビツト２２およびセクシヨン
２１６からの高位チツプセレクトアドレスビツト
信号BSADX3110およびBSADX4110を格納する
ためのレジスタ２０７−１２を含む。 アドレスストローブ信号ADDSTR000が２進
“０”にされると、３つの信号はレジスタ２０７
−１２にロードされる。 これはメモリがビジーになるとき生じる。（す
なわち、バスサイクル／メモリリクエスト受付
け） 簡潔に説明するために、レジスタ２０７−１２
はセクシヨン２０７の待行列（図示されていな
い）の部分として考えることができる。 さらにこのような待行列装置に関する情報は、
ロバート・ビー・ジヨンソンおよびチエスター・
エム・ニビイ・ジユニアーの同時係属米国特許出
願、1980年10月31日出願、出願番号202821号「イ
ンターリーブされた待行列装置を有するメモリコ
ントローラ」、およびジヨージ・ジエー・バーロ
ー、チエスター・エム・ニビイおよびロバート・
ビー・ジヨンソンの同時係属米国特許出願、1981
年12月17日出願、出願番号331933号「インターリ
ーブされた待行列装置を有するメモリコントロー
ラのためのポーズ装置」に開示されている。 さらに、セクシヨン２０７−１はブロツク２０
７−１５の境界検出回路を含む。その回路はアン
ドゲート２０７−１８を介してＤ形フリツプフロ
ツプ２０７−１９のＤ入力端子に接続するナンド
ゲート２０７−１６を含む。 ナンドゲート２０７−１６はバス１０からメモ
リリクエストアドレスビツト２２−１９を受信す
る。アドレスビツト２２−１９がすべて２進
“１”であるとき、ゲート２０７−１６は境界信
号DBSA16000を検出される出力を２進“０”に
する。すべて他の場合において、信号
DBSA16000は２進“１”である。２語転送が実
行されると、信号BSDBWD110は２進“１”で
ある。２進“１”であるとき、フリツプフロツプ
２０７−１９を２進“１”に切換えるために、信
号DBSA16000によつて、アンドゲート２０７−
１８は信号BOUNDY110を２進“１”にする。 これによつて、信号MYBNDY010はいかなる
境界条件も存在しないことを示す２進“１”にな
る。 信号DBSA16000が２進“０”に切換わると、
これによつて、信号BOUNDY110は２進“０”
になり、フリツプフロツプ２０７−１９を２進
“１”から２進“０”に切換える。 信号NYBNDY010はタイミング部２０４に対
する入力として印加される。 図示のように、高位アドレスビツト信号
LSAD05210およびLSAD04210は２進デコーダ回
路２０７−２０の入力端子に印加される。最下位
ビツトアドレス信号LSAD22210およびインバー
タ回路２０７−２２によつて発生されるその補数
信号LSAD22200はセクシヨン２０４および２０
６に加えられる。 ２進デコーダ２０７−２０はゲート(G)端子を接
地することによつて作動される。 ４つのデコード出力DECOD0000〜
DECOD3000の各々はナンドゲート２０７−２４
〜２０７−３０の相異る対に接地する。 ０デコード信号DECOD0000は０行アドレスス
トローブ信号DRAST0010を発生するナンドゲー
ト２０７−２４の入力に接続する。 同様に、１デコード信号DECD1000は１行アド
レスストローブ信号DRAST1010を発生するナン
ドゲート２０７−２６の入力に接続する。次のシ
ーケンシヤルデコード信号DECOD2000は次のシ
ーケンシヤル行アドレスストローブ信号
DRAST2010を発生するナンドゲート２０７−２
８に接続する。 最後に、最後のデコード信号DECOD3000は第
３行アドレスストローブ信号DRAST3010を発生
するナンドゲート２０７−３０に接続する。 さらに、これらのゲートはアンドゲート２０７
−３２から信号OVERDEC000を受信する。 信号OVRDEC000が２進“０”であるとき、こ
れは、REFCOM100あるいはINITMM100のど
ちらかが“０”状態であるとき、信号
DRAST0010〜DRAST3010の各々を２進“１”
状態にする。 図示されているように、偶数および奇数行アド
レスストローブ信号は偶数および奇数スタツク装
置２１０−２０および２１０−４０のRAMチツ
プに印加される。 セクシヨン２０７−４ 第４ｂ図に示されているようにアドレスレジス
タ部２０７−４はセクシヨン２０７の待行列レジ
スタを介して行アドレスレジスタ２０７−４０の
相異る段、列アドレスレジスタ２０７−４２およ
び加算回路２０７−５４の入力に加えられるバス
アドレス信号BSADX5210〜BSAD22210を受信
する。レジスタ２０７−４０および２０７−４２
の作動可能にするゲート入力端子はレジスタ入力
信号の蓄積を可能にする２進“１”に保持され
る。 行アドレスレジスタ２０７−４０のOC入力端
子は信号INITMM000、REFCOM000および
MCASAD110に応答して、アンドゲート２０７
−４４インバータ回路２０７−４６およびナンド
ゲート２０７−４７によつて発生されるタイミン
グ信号MRASCT000を受信するために接続され
る。列アドレスレジスタ２０７−４２のOC入力
端子は信号INTREF000およびMCASAD110に応
答して、ナンドゲート２０７−５０によつて発生
されるタイミング信号MCASCT000受信するた
めに接続される。信号INTREF000は信号
INITMM000およびREFCOM000を受信するア
ンドゲート２０７−４４によつて発生される。 アドレスレジスタ２０７−４０および２０７−
４２の各々は前記のSN74S373のようなＤ形トラ
ンスピアレントなラツチ回路から構成される。 第４ｂ図からわかるように、各組のレジスタの
相異るアドレス出力端子はこれらのアドレス信号
を多重化するためのワイヤードオア装置に共通に
接続される。 前記のように、このような多重化はレジスタ２
０７−４０および２０７−４２の出力制御（OC）
入力に加えられる信号の状態を制御することによ
つて達成される。 さらに詳細に説明すると、出力制御（OC）端
子は回路２０７−４４〜２０７−５０によつて制
御されるいわゆる３状態動作を可能にする。 信号MRASCT000およびMCAST000の各々が
２進“１”状態のとき、これはいかなるアドレス
信号もそれに関連するレジスタの出力端子に加え
られることを禁止する。 前記のように、この動作はレジスタフリツプフ
ロツプのラツチ動作とは独立している。 その上に、この発明の好ましい実施例におい
て、セクシヨン２０７−４はアドレスレジスタ２
０７−４０および２０７−４２に並列に接続する
従来、よく知られている３ビツト２進全加算回路
を含む。加算回路２０７−５４は低位アドレスビ
ツト19〜21を１だけ増加するために接続される。 さらに、詳細に説明すると、入力端子Ａ１−Ａ
４はセクシヨン２０７の待行列アドレスレジスタ
からのバスアドレス信号BSAD21210、
BSAD20210およびBSAD19210を受信する。２進
“０”信号は入力端子Ａ８およびＢ１−Ｂ８に加
えられる。最下位アドレス信号BSAD22210は図
示されているように加算器端子C0に桁上げ信号
として加えられる。 前述のように、バスアドレス信号のソースはセ
クシヨン２０７の待行列アドレスレジスタからで
ある。 加算器の和端子Ｓ１−Ｓ４に生じる増分出力信
号MADD00111〜MADD02111はマルチプレクサ
回路２０７−５６の入力端子の１つの組に加えら
れる。マルチプレクサ回路２０７−５６の入力端
子の第２の組はセクシヨン２０７の待行列アドレ
スレジスタからのアドレス信号BSAD11210、
BSAD12210およびBSAD13210を受信するために
接続される。これによつてレジスタの遅延が除か
れる。 マルチプレクサ回路２０７−５６はエネーイブ
ル（EN）端子を接地することによつて作動され
る。 ゲート（Ｇ０／Ｇ１）端子に加えられるセクシ
ヨン２０４からの信号MCASAD110はマルチプ
レクサ回路２０７−５６の出力端子に加えられる
アドレス信号源選択を制御する。すなわち、信号
MCASAD110が２進“０”であるとき、アドレ
ス信号BSAD11210、BSAD12210および
BSAD13210は信号MADD00211〜MADD02211
のソースである。 信号MCASAD110が２進“１”であるとき、
加算器信号MADD00111〜MADD02111は信号
MADD00211〜MADD02211のソースである。 第４ｃ図の奇数スタツクのRAMチツプはアド
レスバツフア回路２１０−４６を介してアドレス
信号MADD0010〜MADD07010を受信するため
に接続される。 第４ｃ図の偶数スタツクのRAMチツプは、信
号MCASAD110が２進“０”であるとき、アド
レスバツフア回路を介してアドレス信号
MADD0010〜MADD07010を受信するために接
続される。 信号MCASAD110が２進“１”であるとき、
増分出力信号MADD00111〜MADD02111が信号
MADD00010〜MADD02010並びに信号
MADD03010〜MADD07010の代りに偶数スタツ
クのRAMチツプに加えられる。 メモリ装置２１０−２０および２１０−４０−第
４ｃ図 前述のように、ブロツク２１０−２０および２
１０−４０の偶数ワードスタツクおよび奇数ワー
ドスタツクは第４ｃ図に詳細に示されている。 これらのスタツクは図示されているように、
64k×１ビツトRAMチツプが22個のものが４行
よりなる。各46kチツプは２つの32、768ビツト
メモリアレイを含む。各アレイは128行×256列マ
トリツクスに編成され、256組のセンスアンプに
接続する。他の64kチツプ編成もまた使用され
る。チツプおよびそれに関連するゲート回路はド
ーターボードに取付けられる。 各ドーターボードはセクシヨン２０８から読出
し／書込み命令信号のうちの対応する信号を受信
するために接続される２つのインバータ（図示さ
れていない）およびセクシヨン２０４からの行列
タイミング信号およびセクシヨン２０７からの行
デコード信号を受信するために接続される４つの
２入力ナンドゲート（例えば、２１０−２００〜
２１０−２０６および２１０−４００〜２１０−
４０６）を含む。 この発明を理解するのに関連するこれらのチツ
プだけが図示されている。残りの端子（図示され
ていない）は通常の方法で接続される。 さらに知りたいための参考文献として、1978年
７月３日に出願された出願番号921292号「回転チ
ツプ選択技術および装置」がある。 セクシヨン２１６ 第４ｄ図はこの発明の好ましい実施例の再構成
制御回路の詳細図である。これらの回路は中央処
理装置４０から受信される診断コマンドに応答し
てコントローラドーターボードを再構成するため
の信号を発生する。 図示されているように、セクシヨン２１６は３
入力８出力２進デコーダ回路２１６−２、EDAC
モードフリツプフロツプ２１６−４、一組のコン
トローラアドレススイツチ２１６−６、再構成レ
ジスタ２１６−８、再構成モードフリツプフロツ
プ２１６−１０、コントローラアドレスマルチプ
レクサ回路２１６−１２、アドレスモードマルチ
プレクサ回路２１６−１４およびブロツク２１６
−１６のコントローラアドレス回路を含む。 信号LSYEL0010が２進“１”にされ、信号
LSWRIT010が２進“０”にされると、デコーダ
回路２１６−２は作動可能になる。 回路２１６−２は、セクシヨン２０７の待行列
レジスタから供給され、その回路の端子Ａ，Ｂお
よびＣに供給される２進符号化された信号
BSAD21210、BSAD20210およびBSAD19210の
特定の符号に応じて、その回路の端子のうちの対
応する端子を２進“０”にする。 例えば、ビツト１９，２０および２１が“000”
であるとき、信号READID000は２進“０”にさ
れる。 同様に、２進直、“001”、“010”、“011”および
“100”はそれぞれ信号READST000、
SETEDA000、RESEDA000およびRECONF000
を２進“０”にする。 図示されているように、信号SETEDA000はイ
ンバータ回路２１６−１９によつて反転され、ナ
ンドゲート２１６−１８を介してＤ形フリツプフ
ロツプ２１６−４のプリセツト（PR）入力端子
に加えられる。 一方、信号RESEDA000はインバータ回路２１
６−２１によつて反転され、ナンドゲート２１６
−２０を介して同じフリツプフロツプのクリア
（CLR）端子に加えられる。ナンドゲート２１６
−１８および２１６−２０の両方ともセクシヨン
２０４からのタイミング信号PULS20010を受信
する。 フリツプフロツプ２１６−４はさらにそのクロ
ツク(C)入力端子に加えられるセクシヨン２１１か
らの信号BSMCLR310を受信する。一方、そのデ
ータ(D)入力端子は接地される。フリツプフロツプ
２１６−４の２進“１”および“０”出力端子は
それぞれ、識別レジスタ２０６−２２およびブロ
ツク２１６−１２および２０６−１４のEDAC回
路に対する入力として加えられる。 信号EDACMM000が２進“０”であると、そ
の信号はチエツクビツト信号の組（すなわち、信
号MDIECO−５）を回路２１６−１２および２
１６−１４によつて２進“０”にされるようにす
る。 信号READID000は識別レジスタ２０６−２２
のOC端子に加えられる。一方、その補数信号
READID110はインバータ回路２１６−２２を介
してレジスタ２０６−２４のゲート(G)入力端子に
加えられる。同様に、信号READST000は状態レ
ジスタ２０６−２０のOC端子に加えられる。 インバータ回路２１６−２３によつて発生され
る信号READID110および信号READST110はデ
ータマルチプレクサ回路２０６−１６および２０
６−１８に対する入力として加えられる。 信号READID110あるいは信号READST110の
どちらかが２進“１”であるとき、それはマルチ
プレクサ回路がデータ信号をバスに加えることを
禁止する。 これによつて、レジスタ２０６−２０あるいは
２０６−２２の内容がその信号の代りに取換えら
れる。 状態レジスタ２０６−２０は一対の直列接続の
レジスタを含み、その各々は奇数および偶数セク
シヨンを有する。 第１のレジスタは標準集積ラツチ回路
（74LS273）から構成される。ラツチあるいはバ
ツフアレジスタの各セクシヨンはブロツク２０６
−２４の回路による読出しエラーの検出に応じて
セクシヨン６からのタイミング信号
MYDCNN210を受信するクロツク入力を有す
る。訂正できないエラーが偶数あるいは奇数ワー
ドのどちらかで検出されると、回路２０６−２４
は信号MYDCNN210がラツチレジスタのセクシ
ヨン（Ｓ）に加えられることを禁止する。これは
診断テストを容易にするためにレジスタの内容を
固定にする。 ラツチレジスタ部はバスクリア信号
BSMCLR110に加えてセクシヨン２１６からの読
出し状態信号READST000あるいはリセツトデー
タ信号RESEDA000のどちらかの信号に応じて０
にクリアあるいはリセツトされる。 ラツチレジスタ部からの出力信号はデータ出力
線MUXD00−15に接続する第２の３状態出力レ
ジスタ部に加えられる。 このレジスタはまた第４ｂ図のレジスタ２０７
−４０および２０７−４２と同じ方法でバス１０
へのラツチレジスタの内容の読出しを制御するた
めに使用される信号READST000を受信する。状
態レジスタ装置は前記のように状態のクリアおよ
び固定に加えて読出しエラー状態条件の更新を許
す。 最後のデコーダ出力信号RECNF000が、待行
列レジスタ２０７からの信号BSAD07210ととも
にノアゲート２１６−２４へ１つの入力として供
給される。そのノアゲート２１６−２４は、アン
ドゲート２１６−２６への１入力として供給され
る信号RECONF110を発生する。アンドゲート２
１６−２６は、通常の動作中、２進“１”である
セクシヨン２１２から電池モード信号
BATTMM000を受信する。セクシヨン２０４か
らのタイミング信号CLOCK1010は、通常のメモ
リサイクルの間、第３入力としてアンドゲート２
１６−２６へ供給される。出力信号
MCONCK010は、レジスタ２１６−８の異なる
段のクロツク入力端子（CLK）および(C)へ供給
される。信号RECONF110がデコーダ回路２１６
−２によつて２進“１”に強制され、かつ信号
BSAD07210が２進“０”であるとき、タイミン
グ信号CLOCK1010はアンドゲート２１６−２６
によつて信号MCONCK010を２進“１”にする。 信号BSAO7210に関しては、バスアドレスビツ
ト７が、全てのメモリコントローラのシステム全
般リセツトを指定するコマンドに応答して、２進
“１”にされる。このアドレスビツトは命令ビツ
トのリセツトとともに、アドレスされたメモリコ
ントローラの待ち行列セクシヨンに記憶される。
しかしながら、待ち行列レジスタ２０７からの信
号BSADO7210が２進“１”であるので、蓄積さ
れた再構成コマンドによつて発生された再構成信
号RECONF000に応答して、信号RECONF110を
２進“１”にするのをノアゲート２１６−２４に
禁止する。このことは、再構成モードフリツプフ
ロツプ２１６−１０がシステム全般リセツト動作
に従つて再びセツトされるのを防止する。 クロツク信号MCONCK010の正極性への転移
によつて、レジスタ２１６−８にセクシヨン２０
７から受信されるバスメモリリクエストのアドレ
スビツト信号BSAD08210〜BSAD17210の状態の
ロードを可能にする。 さらに、信号MCONCK010がインバータ回路
２１６−２８によつて反転され、フリツプフロツ
プ２１６−１０のプリセツト（PR）端子への信
号MCONST100として加えられる。 信号MCONST100が２進“０”に切換わると、
フリツプフロツプは２進“１”に切換わる。フリ
ツプフロツプ２１６−１０のデータ(D)端子は、信
号BATTMM00、RCFGU010、BSAD07110、
BSMREF110、BSAD19110、BSAD20110、
BSAD21110、およびBSYEL0110に応答して、
ノアゲート２１６−２９、インバータ回路２１６
−３３、およびナンドゲート２１６−３０，２１
６−３１，２１６−３２によつて発生された信号
RCONCT110を受信する。タイミング信号
DCNR60110はセクシヨン２１１からのフリツプ
フロツプ２１６−１０のクロツク(C)入力端子に供
給される。 信号BATMM000が、コントローラがバツテリ
動作モードではないことを示す２進“１”であ
り、信号BSYEL0110、BSMREF110、
BSAD19110およびBSAD07110が２進“１”であ
り、そして信号BSAD20110およびBSAD21110が
２進“０”であるとき、ナンドゲート２１６−３
０は信号RCOUCT110を２進“０”にする。こ
のことは、タイミング信号DCNR60110が２進
“０”から２進”１”へ切換わるとき、再構成モ
ードフリツプフロツプ２１６−１０が２進“０”
にリセツトされるのを可能にする。再構成モード
フリツプフロツプ２１６−２０が２進“０”にリ
セツトされるときを、再構成コードアドレスビツ
ト１９，２０，２１およびバスアドレスビツト７
が決定する。このことにより、非再構成診断モー
ドにあるとき、いずれかのメモリコントローラの
再構成モードフリツプフロツプが誤つてクリアさ
れるのを防止する。 図示されているように、レジスタ２１６−８の
ある段は、システム電源が確定された（すなわ
ち、有効）後、２進“０”から２進“１”に切換
わるセクシヨン２１１によつて発生されるシステ
ム電源オン信号PWONLL010に応じてクリアさ
れる。 信号PWONLL010は２進“０”のとき、レジ
スタ段を０にクリアする。信号INTERL000を格
納するインターリーブモードフリツプフロツプは
その段のPR入力端子に加えられる信号
PWONLL010によつて２進“１”状態で電源オ
ンにされる。すなわち、信号PWONLL010は２
進０のとき、インターリーブモード段を２進
“１”に切換える。その２進は信号INTERL000
を２進“０”にする。 再構成モードフリツプフロツプ２１６−１０の
２進“１”出力は動作可能にされたマルチプレク
サ回路２１６−１２の制御入力端子を選択するた
めにレジスタ２０６−２２およびナンドゲート２
１６−３０への入力として加えられる。 第４ｄ図からわかるように、マルチプレクサ回
路２１６−１２は図示されているよう手動スイツ
チＳ１〜Ｓ４からのコントローラアドレス信号
BSSW00010〜BSSW03010の第１の組を受信す
る。それらのスイツチのうちのいくつかが閉じら
れると、これはアドレス信号BSSW00010〜
BSSW03010のうちの対応する信号を２進“０”
にする。 同じスイツチが開路されると、これは対応する
アドレス信号を２進“１”にする。２進“１”信
号は電圧＋Ｖに接続するプルアツプ抵抗２１６−
３４〜２１６−４２のうちの１つを介して供給す
る。 マルチプレクサ回路２１６−１２に加えられた
アドレス信号RCONF0010〜RCONF3010の第２
の組はバスアドレスビツトBSAD08210〜
BSAD11210の状態を格納しているレジスタ２１
６−８の段から得られる。 信号RCFIGU010が２進“０”であるとき、マ
ルチプレクサ回路２１６−１２は信号
BSSW00110〜BSSW03110のソースとしてスイツ
チＳ１〜Ｓ４を選択する。 信号RCFIGU010が２進“１”であるとき、マ
ルチプレクサ回路２１６−１２は信号
BSSW00100〜BSSW03110のソースとしてレジス
タ２１６−８の指示された段を選択する。 残りのスイツチＳ５およびＳ６からの信号は比
較回路２１６−１６およびマルチプレクサ回路２
１６−１４への入力として加えられる。すなわ
ち、信号INTESW000は直列接続インバータ回路
２１６−４４およびノアゲート２１６−４６を介
してマルチプレクサ回路２１６−１４の選択制御
入力端子に加えられる。スイツチ８５の状態は、
コントローラがインターリーブ動作モードで作動
されるかバンク動作モード作動されるかを指定す
る。 スイツチＳ５が開かれていると、信号
INTESW000が２進“１”で、コントローラのア
ドレス指定モードは電源オン中、２進“１”にセ
ツトされるインターリーブモードフリツプフロツ
プ段の状態によつて指定される。これは信号
INTERL000を２進“０”にする。これはノアゲ
ート２１６−４６によつて信号INTERL１１０
を２進１にする。信号INTERL110が２進“１”
であるとき、マルチプレクサ回路２１６−１４は
信号BSADX３０１０、BSADX４０１０および
BSADX5010のソースとしてアドレスビツト信号
BSAD03110、BSAD04110およびBSAD05110を
選択する。 コントローラ再構成中、バンク動作モードはバ
スアドレスビツト信号BSAD１７が２進“０”で
あるとき、スイツチＳ５を閉じるかあるいはイン
ターリーブモードフリツプフロツプ段を２進
“０”に切換わるかのどちらかによつて指定され
る。この結果、信号INTERL110を２進“０”に
する。 その２進“０”信号はマルチプレクサ回路２１
６−１４によつて信号BSADX3010、
BSADX4010およびBSADX5010のソースとして
アドレスビツト信号BSAD04110、BSAD05110お
よびBSAD18110を選択するようにする。 信号BSADX5010はセクシヨン２０７の待行列
レジスタを介して行アドレスレジスタ２０７−４
０に加えられる。 待行列レジスタは全メモリ動作サイクルのため
のメモリリクエストアドレスの必要な記憶を行な
う。 信号BSADX3010およびBSADX4110は図示さ
れているように一対の排他的オア回路２１６−５
０および２１６−５２内で構成信号HALFBS010
およびQARTBS010と論理的に結合される。 その結果得られる信号BSADX3110および
BSADX4110はデコードするためにセクシヨン２
０７への入力として加えられる。更に、信号
HALFBS010およびQARTBS010はノアゲート２
１６−４６によつて発生されるインターリーブモ
ード信号INTERL110と共に識別レジスタ２０６
−２２への入力として加えられる。インバータ回
路２１６−５４を介して加えられる最後のスイツ
チ信号MODINH000はブロツク２１６−１６の
比較回路を動作可能／動作不可能にするために使
用される。 スイツチＳ６が開かれた状態にあると、信号
MODINH000が２進“１”である。比較回路２
１６−１６０および２１６−１６２の各々が、こ
の状態にあると、作動可能にされる。 スイツチＳ６が閉じられた状態にあると、信号
MODINH000が２進“０”で、回路２１６−１
６０および２１６−１６２は作動不可能にする。 次に、ブロツク２１６−１６の回路を検討す
る。比較回路２１６−１６０は、コントローラが
インターリーブ動作モードで作動しているとき、
メモリ通信のために使用されるこれらのコントロ
ーラアドレス入力信号を受信する。比較回路２１
６−１６２はバンク動作モードでメモリ通信のた
めに使用されるこのコントローラアドレス入力信
号を受信する。 回路２１６−１６０又は２１６−１６２のどち
らが真の比較を検出すると、それは信号
MYADG0100およびMYADG0200のうちの対応
する信号を２進“１”から２進“０”にする。 次に、これは信号MYADG100および
MYADG0200を受信するアンドゲート２１６−
１６４によつてその出力信号MYADG0001を２
進“１”から２進“０”にする。セクシヨン２１
１のバス応答回路への入力として加えられる信号
MYADG0001は適切な応答を発生させる。 セクシヨン２１１ 第４ｅ図はこの発明の好ましい実施例のバス応
答回路の詳細図である。 これらの回路はコントローラにアドレスされる
メモリ命令に対して適切な応答をするように作動
する。応答回路はデータ選択回路２１１−２、複
数のインバータ回路２１１−４〜２１１−１０お
よび関連するプルアツプ抵抗２１１−１４〜２１
１−２０、複数のナンドゲート２１１−２２〜２
１１−２８、アンドゲート２１１−３０、一対の
排他的オア回路２１１−３２および２１１−３４
および図示されているように接続されているノア
ゲート２１１−３６を含む。 その回路２１１−２は４つのドーターボードま
でのうちの対応するボードによつて発生されるデ
ータ信号MDBP1L110〜MDBP4L110を受信する
ように接続される。 より詳細に説明すると、４つのドーターボード
の各々がメモリサブシステムに接続されると、信
号MDBP1L000〜MDBP4L000は２進“０”であ
る。 すなわち、インバータ回路２１１−４〜２１１
−１０の各々への入力は接地される。 次に、これはMDBP1L110〜MDBP4L110を２
進“１”にする。 しかしながら、いくつかのドーターボードが抜
かされると、これは信号MDBP1L000〜
MDBP4L000のうちの対応する信号を２進“１”
にする。すなわち、ドーターボードからの入力は
フローテイングしているかあるいはフローテイン
グしてないかのどちらかである。その入力はプル
アツプ抵抗を通してインバータ回路２１１−４〜
２１１−１０のうちの１つの入力に電圧＋Ｖを加
える。 アドレスされるドーターボードを識別するアド
レス信号BSAD22110およびBSADX3110はデー
タ選択回路２１１−２の選択入力端子に加えられ
る。 回路２１１−２は出力ドーターボードのソース
として信号BSAD22110およびBSADX3110によ
つて発生されるドータボード信号DBNOTH000
を印加する。 アドレスされるドーターボードがコントローラ
に接続されると、信号DBNOTH000は２進“１”
にされる。 しかしながら、アドレスされたドーターボード
が存在しないとき（例えば、１対のドーターボー
ドを含む場合）、信号DBNOTH000は２進“０”
状態にされる。信号DBNOTH000はナンドゲー
ト２１１−２８への１つの入力として加えられ
る。ナンドゲートへの３つの他の入力信号
OFFL1N000、HOFL1N000、QOFL1N000はコ
ントローラメモリをオフラインで動作させること
を可能にする（すなわち、全コントローラメモリ
オフライン、1/2コントローラメモリオフライン
および1/4コントローラメモリオフライン） 信号OFFL1N000はゲート２１１−２２，２１
１−３０および２１１−３４によつて発生され
る。信号OFFLIN000が診断コマンドに応じて２
進“０”にされると、これは第１図に示されてい
るように全コントローラメモリはオフライン状態
であることを指示している。 信号OFFLIN000は、ゲート２１１−３０およ
び２１１−２２によつて発生された信号
MODOFL010およびBSYEL6000の排他的オアの
演算によつて発生される。信号MODOFL010は
セクシヨン２１６から受信された信号
OFFLN0010および信号OFFLN1010を結合する
アンドゲート２１１−３０によつて発生される。
信号BSYEL6000はセクシヨン２１３から受信さ
れるバス信号BSYEL0110およびBSAD06010お
よびセクシヨン２１６から受信された信号
BS2021110を結合するナンドゲート２１１−２２
によつて発生される。したがつて、ゲート２１１
−３４による信号MODOFL010および
BSYEL6000の排他的オアは、MEADIDおよび再
構成コマンドに応答して始動された診断サイクル
中コントローラとオフライン通信を可能にする。
このことにより、他の診断サイクル中にオフライ
ンモジユールの誤つたアドレス指定を防止でき
る。 信号HOFLIN000およびQOFLIN000はそれぞ
れ、コントローラが1/2オフライン動作モードお
よび1/4オフイン動作モードで作動されているこ
とを示している。 信号DBNOTH000〜QOFLIN000のいくつかが
２進“０”にされると、ナンドゲート２１１−２
８は応答信号RESPIN110を２進“１”にする。
これはノアゲート２１１−３６が肯定応答信号
ACKGEN010を２進“１”にすることを禁止す
る。 したがつて、コントローラは、コントローラが
オフライン動作モード、1/2オフライン動作モー
ドおよび1/4オフライン動作モード（すなわち、
コントローラの全メモリ部、1/2メモリ部あるい
は1/4メモリ部がオフライン状態にされる）で作
動しているとき、メモリリクエストに対して応答
しない。 動作の説明 第１図〜第４ｅ図に関して、この発明のメモリ
システム動作は第７ａ図〜第１０ｂ図のブロツク
線図に特定の関連で述べられている。 動作例を説明する前に、参考図が第５ａ図およ
び第５ｂ図に示される。 第５ａ図は、第１図のシステムがバンクモード
で作動されるとき、各メモリ読出しリクエストあ
るいは書込みリクエストの部分としてコントロー
ラに加えられるメモリアドレスフオーマツトを示
している。 ４つの高位／最上位ビツト位置０−３は16のメ
モリコントローラのうちのどのコントローラがリ
クエストを処理すべきであるかを識別するために
符号化される。アドレスビツト４はコントローラ
メモリの256kのどの半分、すなわち、上位半分、
下位半分のうちのどちらがアクセスされているか
を選択するために使用される。 さらに、アドレス４並びにアドレスビツト５は
RAMチツプのどの行がアドレス指定されたのか
を選択するために符号化される。前記のように、
これらのビツトはデコードされ、１対のメモリス
タツク内のRAMチツプの所望の行への８ビツト
行アドレスをラツチする行アドレスストローブ
（RAS）信号を発生するために使用される。 これらのアドレスビツトは各コントローラの回
路によつて処理され、RAMチツプに供給されな
い。アドレスビツト６−２１はアドレス指定され
るRAMチツプ内の22ビツトメモリロケーシヨン
のアドレスを指定する。 前記で詳細に説明されているように、これらの
16アドレスビツトは８アドレス入力に多重化され
ブロツク２１０−２６および２１０−４６のアド
レスバツフア回路を介して第４ｃ図のRAMチツ
プのアドレス入力端子Ａ０−Ａ７に加えられる。 最下位アドレスビツト２２および２３はどのワ
ードおよびバイトがアドレス指定されるのかを選
択するために使用される。 第５ｂ図は、第１図のシステムがインターリー
ブモードで作動されているときのメモリアドレス
フオーマツトを示している。 図からわかるようにその違いは最上位ビツト位
置０−２およびビツト18がリクエストを処理すべ
きコントローラを識別することにある。 アドレスビツト３はコントローラメモリの
256kのどの半分がアクセスされているかを選択
するために使用される。 ビツト３および４はアドレスされるRAMチツ
プの行を選択し、ビツト18を除いたアドレスビツ
ト５−21はアドレス指定されたロケーシヨンを指
定する。 第６ｄ図は再構成動作を指定する命令の部分と
して加えられるアドレス指定されたコントローラ
の再構成レジスタ２１６−８にロードされるメモ
リアドレスフオーマツトを示してある。 アドレスビツト１９，２０および２１は実行さ
れる動作タイプを指定する。 第６ｄ図からわかるように、診断コード“100”
はアドレス指定されたコントローラを再構成モー
ドにする。 前記のようにこのモードを説明する前に、
“010”のような他のコードはコントローラを
EDACテストモードにする。そのテストモード
で、コントローラはアドレス指定されるロケーシ
ヨンの内容を読出し、バス１０にその内容を転送
する。 一方、このモードで、コントローラは読出し中
第３図の回路２０６−２４によつて発生されるあ
るバスエラー指示信号の発生を禁止し、書込みサ
イクル中チエツクビツト信号を０にする。 “011”の診断コードによつて、コントローラ
はEDACモードをリセツトする。 このコードに応じて、コントローラは状態およ
びEDACチエツクビツト指示器をクリアし、アド
レス指定されたロケーシヨンの内容を読出し、そ
の内容をバス１０に転送する。 “000”の診断コードは読出し識別レジスタ動
作を指定し、このコードによつて、コントローラ
はアドレスビツト３−２２又はアドレスビツト４
−２２のどちらかによつて指定されているように
アドレス指定されるロケーシヨンの内容を読出す
ようにする。 しかしながら、コントローラはアドレス指定さ
れた内容の代りに識別レジスタ２０６−２２の内
容を用い、その内容をバス１０に転送する。 同じ方法で、“001”のコードによつて、コント
ローラはアドレス指定されたロケーシヨンの内容
の代りに状態レジスタ２０６−２０の内容をバス
１０に転送する。 いま、第６ｄ図を詳細に考察すると、バスアド
レスビツトは、再構成モード中コントローラが応
答すべきアドレスを指定するためにコード化され
ていることがわかる。 バスアドレスビツト１２および１３はコントロ
ーラのどの部分（すなわち、全コントローラ、コ
ントローラの半分あるいはコントローラの1/4）
がオフラインになつているかを指定するためにコ
ード化される。バスアドレスビツト１５および１
６はコントローラ再構成のタイプを指定するため
にコード化される。 第６ｄ図からわかるように、ビツト１５が２進
“１”であるとき、これはコントローラがドータ
ーボード対の両方を交換すべきであることを指定
する。 ビツト１６が２進“１”であるとき、これはそ
のコントローラが１対のドーターボード内のセク
シヨン（すなわち、セクシヨン２０７−２からの
デコード信号によつて指定される行）を交換すべ
きであることを指定する。 最後に、ビツト17は、そのコントローラがイン
ターリーブ動作モードで作動すべきであるとき、
指定するためにコード化される。 第６ａおよび第６ｃ図はこの発明に従つて、状
態レジスタ２０６−２０および識別レジスタ２０
６−２２の内容のフオーマツトを示している。 第６ａ図からわかるように、16ビツトレジスタ
は第４ｂ図のレジスタ２０７−１２からのデコー
ドアドレスビツト（すなわち、LSADX３０１０
およびLSADX4010）と単一ビツトエラーの分離
をRAMチツプに許すシンドロームビツトＳ０〜
Ｓ５の組合せを格納する。 シンドロームビツトを使用するエラー発生およ
び検出に関しての情報をより多く知るための参考
文献としては米国特許第4072853号明細書がある。 前記のように、状態レジスタ２０６−２０は最
新の単一のビツトエラーを表わすシンドローム信
号を格納する。 訂正できないエラー（すなわち、２重ビツトエ
ラー）が発生すると、ブロツク２０６−２４のレ
ツド発生回路は状態レジスタ２０６−２０の内容
を固定する信号を発生する。 第６ｃ図からわかるように、識別レジスタ２０
６−２２は他の状態情報に加えてコントローラの
再構成モード、アドレス指定モードのしるしを格
納する。 さらに詳細に説明する。ビツト位置８はEDAC
モードフリツプフロツプ216−４の状態を格納す
る。 ビツト位置９および10はソフトエラーおよびバ
スパリテイエラーのしるしを格納する。 ソフトエラー状態は通常のメモリ速度又はより
高速度でメモリ再書込み動作の実行の結果を指示
する。 この発明の目的のために、このようなしるしは
さらにメモリの作動可能性を指定する。 同時係属出願として、1980年７月25日出願、出
願番号172486号「メモリシステム内に含まれるエ
ラー制御装置の動作を試験し、検証する方法およ
び装置」がある。 ビツト位置11は第４ｅ図のセクシヨン２１１の
回路によつて発生される信号MDBP4L110の状態
を格納する。 ビツト位置12は再構成モードフリツプフロツプ
216−10の状態を格納する。 ビツト位置13〜15は1/4ボード交換、1/2ボード
交換およびインターリーブモード段の状態のよう
な再構成レジスタ２１６−６の段のうちのある段
のしるしを格納する。 この発明の教えに従つて、第１図のメモリシス
テムはアドレス指定動作モードおよびエラータイ
プとそのロケーシヨンの機能のように隣接するア
ドレス指定可能なアドレス空間を提供するように
再構成することができる。 各例において、第１図の各メモリコントローラ
が第６ｂ図のように64KRAMチツプと共に２対
のドーターボードを含むと仮定する。 すなわち、各コントローラはアドレス指定可能
なメモリの512K語（すなわち、524、288語）を
有する。 メモリシステムがインターリーブアドレスモー
ドで作動されるとき、コントローラの各対は第６
ｂ図に示されるように配置されているアドレスを
有する。 いま、第７ａ図および第７ｂ図に示されるメモ
リ再構成のタイプが検討される。 この再構成のために、そのシステムはバンクモ
ードで作動される。 再構成コマンドを出す前に、中央処理装置４０
は訂正できないエラー条件の検出を報告する第１
図のコントローラ内のいろいろな診断動作を実行
する。 このような動作は通常状態レジスタ２０６−２
０の読出しを指定する診断コマンドの発生を含
む。 コントローラのデコードに応じてコントローラ
デコーダ回路２１６−２は信号READST000を２
進“０”にし、信号READST010を２進“１”に
する。 これらは条件レジスタ２０６−２０および線
MUXD00−15を介してバス１０に状態情報を読
出すためのデータ出力マルチプレクサ２０６−１
６と２０６−１８に信号を出す。 第６ａ図の状態情報から、欠陥のあるメモリロ
ケーシヨンの位置をきめることができる。 これがおこなわれた後、これは欠陥のあるメモ
リにおいて唯一のロケーシヨンであることを検証
するためにさらに試験動作を行なうことが望まし
い。 この発明の目的のためのこのような試験はきま
りきつたものであり、この発明の一部を形成して
いない。 さらに、メモリ試験のための参考文献としては
1980年７月25日出願、出願番号172486号「メモリ
システム内に含まれるエラー制御装置の動作を試
験および検証するための方法および装置」があ
る。 このような試験に続いて、中央処理装置４０が
第６ｂ図のワードロケーシヨン000000は欠陥があ
ると決定すると、第７ａ図に示されているように
第１図のメモリシステムの部分を使用されないよ
うにする。 この発明の再構成装置は第７ｂ図に示されてい
るようにコントローラメモリの上部に欠陥ロケー
シヨンを置くことができる。 これは、コントローラメモリがそのように再構
成されることを指定する診断メモリ読出しコマン
ドを発生する処理装置４０を有することによやて
達成することができる。 再構成レジスタ２１６−８にロードされるコマ
ンドアドレスビツトは次のようにコード化され
る。 ビツト８−11＝0000 ビツト12−13＝00 ビツト15＝１ ビツト16＝１ ビツト17＝０ ビツト19−21＝100 コントローラがバンクアドレスモードで作動さ
れるので、アドレスビツト０−３は欠陥ロケーシ
ヨンを有するコントローラのアドレスを指定する
ためにコード化される。 すべて０アドレス（すなわち、第１図のコント
ローラ２００−１）を割り当てられるコントロー
ラが欠陥メモリを有していると、他のアドレスビ
ツト（すなわち、０−７）のすべては２進“０”
である。 処理装置４０がバス１０に診断メモリコマンド
を印加するとき、それはまた線BSYELOおよび
BSMREFを２進“１”にする。 さらに、ラインBSWRITおよびBSDBPLは、
コントローラ２００−１は第１図の欠陥モジユー
ルＡから１ワード読出すため読出し動作サイクル
を実行すべきであることを示す２進“０”のまま
である。 第４ｄ図の比較回路２１６−１６２がアドレス
ビツト０−３とスイツチＳ１−Ｓ４によつて指定
されるコントローラアドレス間の真の比較を検出
すると、信号MYADG0200を２進“０”にする。 これは信号MYADG0001を２進“０”にする。 この２進“０”によつて、セクシヨン２１１の
バス応答回路は信号MYACKR010の発生の結果
生じる処理装置４０に適切なバス応答を発生する
ことができる。 信号MYACKR010は、第４ａ図のタイミング
回路２０４が第６ａ図のアドレスビツト４−22に
よつて指定されるメモリロケーシヨンから単一ワ
ードを読出すため一連の信号を発生するメモリ動
作サイクルを始める。 簡単に言えば、メモリ動作サイクルは次のシー
ケンスを含む。 信号MYACKR010によつて、回路２０４はメ
モリビジー信号MEMBUZ010をコントローラ
＃０はメモリ動作サイクルを開始するということ
を指示する２進“１”にする。 次にバスアドレス信号BSAD06210〜
BSAD21210はバス１０から第４ｂ図の行アドレ
スレジスタ２０７−４０および列アドレスレジス
タ２０７−４２に転送される。 信号MEMBUZ010は第４ｂ図の信号
ADDSTR000を２進“０”に切換える。これは
最上位アドレスビツトBSAD22110およびチツプ
セレクトアドレス信号BSADX3110および
BSADX4110をレジスタ２０７−１２にロードす
る。 回路２０４からのタイミング信号によつて１セ
クシヨン２０４はラインBSREQTをコントロー
ラ＃０がメモリ再構成コマンドを受付けることを
示す２進“０”に切換える。 コントローラ＃０が最高位の優先順位を有して
いると仮定すると、セクシヨン２１１は信号
MYDCNN010を２進“１”に切換える。この信
号は回路２１３によつて反転され、バスライン
BSDCNNに加えられる。 第４ｄ図からわかるように、信号CLOCK1010
が２進“１”にされると、再構成レジスタ２１６
−８をコマンドアドレスビツト８−17でロードさ
れることを可能にし、この信号によつて、再構成
モードフリツプフロツプ２１６−１０は２進
“１”に切換えられる。 前記のように、より詳細に説明すると、ライン
BSYELOはラインBSAD00−23に加えられるメ
モリアドレスは診断コマンドコードを含むという
信号をコントローラ２００−１に出す。セクシヨ
ン２０８に格納されている２進“１”信号
BSYELO10は信号LSYELO010を２進“１”に
する。 信号LSWRIT010と共にこの信号は第４ｄ図の
デコーダ回路２１６−２を作動可能にする。 コード“100”に応じて、デコーダ回路２１６
−２は信号RECONF000を２進“０”にする。こ
の結果、タイミング信号CLOCK1010が２進
“１”に切換わると、再構成モードフリツプフロ
ツプ２１６−１０は２進“１”に切換えられる。 メモリ動作サイクル中、記憶されたチツプセレ
クトアドレス信号はデコーダ回路２０７−２０に
よつてデコードされる。この結果、デコード回路
２０７−２０はデコード信号の１つを２進“０”
にする。 RAS時間（すなわち、信号MCASAD110が２
進“０”であるとき）中、行アドレスレジスタ２
０７−４０からの行アドレス信号は装置２１０−
２０および２１０−４０のRAMチツプの行にロ
ードされる。 したがつて、列アドレスレジスタ２０７−４２
およびマルチプレクサ回路２０７−５６から列ア
ドレス信号はCAS（すなわち、信号MCASAD010
が２進“１”に切換えるとき）中装置２１０−２
０および２１０−４０のRAMチツプにロードさ
れる。 行および列アドレスによつて指定されたメモリ
ロケーシヨンの内容はアクセスされ、レジスタ２
０６−８および２０６−１０に読出される。 リクエストされた単一のワードはメモリ動作サ
イクルが終了するとバス１０に加えられる。 信号MCONCK010によつて、再構成レジスタ
２１６−８の段はアドレスビツトBSADS−17で
ロードされる。 しかしながら、フリツプフロツプ２１６−１０
が２進“１”状態に切換わるまで、再構成は行な
われない。 次にこのようなスイツチングによつて、マルチ
プレクサ回路２１６−１２はコントローラアドレ
ス、すなわち信号RCONF0010〜RCONF3010と
して使用されるために条件が付けられる。 このとき、信号HALFBS010および
QARTBS010の両方とも２進“１”である。し
たがつて、排他的オア回路２１６−５０および２
１６−５２によつて発生されるアドレスビツト信
号BSADX3110およびBSADX4110の符号は反転
される。 すなわち、各メモリリクエストにおいてチツプ
セレクトビツト４と５の状態は自動的に補数化さ
れる。その補数化とはアドレスデコード回路２０
７−２０によつてデコードされるとき出力信号
DRAST0010〜DRAST3010を発生する論理オー
ダーを反転することである。 これはドーターボード対（Ａ／Ｃ）（、）
およびＢ／Ｃ（、）が信号HALFBS010に応
じて交換されることを意味する。 さらに、第７ｂ図からわかるように、各ドータ
ーボード対の上半分および下半分は信号
QARTS010に応じて交換される（すなわち、ド
ーターボード対Ａ／Ｃ内のとおよびドーター
ボード対Ｂ／Ｄ内のと） 第８ａ図〜第８ｅ図は第１図のメモリシステム
が欠陥のあるコントローラの場合にどのように再
構成することができるかを示す他の例を表わして
いる。 前記のように、第１図のシステムは第８ａ図に
示されているようにインターリーブモジユール対
に配置された16メモリサブシステムを含む。 各対は第６ｂ図に示されているように編成され
ている2Mバイトを含む。 アドレス0010を割当てられたコントローラは全
コントローラメモリを不使用にする欠陥のあるメ
モリロケーシヨンを含む。 もし、この状態のままであるならば、コントロ
ーラがインターリーブアドレスモードで動作する
ので、中央処理装置４０はアドレス0010（＃２）
および0011（＃３）を割当てられたコントローラ
によつて提供されるアドレス空間のまわりにマツ
プを作らなければならない。 一連の再構成コマンドの使用を通して、第１図
のメモリシステムは隣接するアドレス空間を提供
するために第８ｂ図〜第８ｄ図に示されているよ
うに再構成される。 第１の再構成コマンドによつて、２進アドレス
0010（＃２）を割り当てられたコントローラは同
じアドレスでオフラインにされる。 再構成コマンドアドレスビツトは次のようにコ
ード化される。 ビツト８−11＝0010 ビツト12−13＝11 ビツト15＝０ ビツト16＝０ ビツト17＝１ ビツト19−21＝100 ここで、アドレスビツト０−２および18はアド
レス0010（＃２）を指定するためにコード化され
る。 さらに、BSYELO、BSMREFおよび
BSWRITラインは前記と同じ方法で条件が付け
られる。 再構成コマンドに応じてコントローラ＃２は再
構成モードフリツプフロツプ２１６−１０を２進
“１”に切換え、アドレスビツト８−21のレジス
タ２１６−８にロードする。 オフライン信号OFFLN0010および
OFFLN1010の両方とも２進“１”であるので、
これは第４ｅ図のバス応答回路が第８ｂ図に示さ
れているようにコントローラアドレス＃２に向け
られるメモリリクエストに応答することを禁止す
る。 すなわち、アンドゲート２１１−３０は信号
MODOFL010を２進“１”状態にする。 信号BSYEL6000は正規のメモリコマンドに対
して通常２進“０”であるので、排他的オアゲー
トは信号OFFLIN000を２進“０”にする。次
に、これによつて、ナンドゲート２１１−２８は
信号RESPIN110を２進“１”にするので、ノア
ゲート２１１−３６が肯定応答ACKGEN010を
２進“１”にすることを禁止する。 次に、処理装置４０はコントローラ＃２の代り
にアドレス１１１０（＃14）を有するコントロー
ラを再構成する第２の再構成コマンドを発生す
る。 再構成コマンドアドレスビツトは下記のように
コード化される。 ビツト８−11＝0010 ビツト12−13＝00 ビツト15＝０ ビツト16＝０ ビツト17＝１ ビツト19−21＝100 この例において、アドレスビツト０−２および
１８はアドレス１１１０（＃14）を指定するため
にコード化される。再び、BSYELO、BSMREF
およびBSWRITラインは前記と同じ方法で条件
がつけられる。 再構成コマンドをデコードするさい、コントロ
ーラ＃14はその再構成モードフリツプフロツプ２
１６−１０を２進“１”に切換え、アドレスビツ
ト８−２１をレジスタ２１６−８にロードする。
したがつて、次にコントローラ１４はレジスタ２
１６−８のコントローラアドレス値と続いて受信
されたメモリリクエストを比較するように条件が
つけられる。したがつて、次にコントローラ＃14
はコントローラ＃２として機能する。 さらに、コントローラ＃14は第８ｃ図に示され
るようにコントローラ＃３と共にインターリーブ
アドレスモードで作動するように条件がつけられ
る。 また、コントローラ＃14によつて提供されてい
るメモリはいま作動していないことが第８ｃ図か
らわかる。 したがつて、コントローラ１５を選ぶために、
さらに、第８図ｄ図に示されているようにコント
ローラ＃12および＃13によつて提供されるメモリ
を越えて隣接メモリを提供するようにコントロー
ラ＃15を再構成する再構成コマンドが発生され
る。 再構成コマンドアドレスビツトは下記のように
なる。 ビツト８−11＝1110 ビツト12−13＝00 ビツト15＝０ ビツト16＝０ ビツト17＝０ ビツト19−21＝100 アドレスビツト０−２および18はコントローラ
アドレス１１１１（＃15）を指定するためにコー
ド化されるコマンドに応じて、コントローラ＃15
はその再構成モードフリツプフロツプ２１６−１
０を２進“１”に切換え、コマンドアドレスビツ
トを再構成レジスタ２１６−８にロードする。図
示されているようにいつたん再構成されると、コ
ントローラ＃15はコントローラアドレス値1110
（＃14）と続いて受信するメモリリクエストを比
較し、バンクアドレスモードで作動する。 すなわち、コントローラ＃15はメモリリクエス
トアドレスビツト０−３とコントローラアドレス
値1110（＃４）を比較し、それによつて、第８ｄ
図のコントローラ＃12および＃13によつて提供さ
れる最大アドレス値より１大きい値を有するアド
レスで始まる隣接メモリを提供する。 前記から、いかに欠陥のあるコントローラが
“オフライン”にされ、隣接の故障のないアドレ
ス指定可能なメモリ空間を提供するためにその位
置で他のコントローラと取換えられるのかがわか
る。 前記の例から、コントローラ＃２で生じる故障
は低位の２つのドーターボード対を使用できない
ようにする。 したがつて、メモリシステムは前記のように第
８ｃ図に示されるように再構成される。 この点から、そのシステムは第８ｅ図に示され
るように再構成される。 これは、コントローラ＃14によつて以前に占有
されていた位置へのオフラインコントローラ＃２
の移動および1/2ボード交換を含む。 したがつて、処理装置４０は再構成コマンドを
出す。再構成コマンドのコマンドアドレスビツト
は下記のようにコード化される。 ビツト８−11＝1110 ビツト12−13＝10 ビツト15＝１ ビツト16＝０ ビツト17＝１ ビツト19−21＝100 命令はコントローラ＃２に向けられている。 したがつて、コマンドアドレスビツト０−２お
よび18は0010値を有する。その残りのアドレスビ
ツトは２進“０”である。コントローラ＃２は
“オフライン”であるので、ラインBSYELOはバ
スアドレスビツトBSAD06と共に２進“１”にさ
れる。同時に、バスアドレスビツトBSAD26と
BSAD21は２進“０”にされる。再び、ライン
BSMREFは２進“１”にされる。 第４ｅ図からわかるように、コントローラ＃２
は“オフライン”状態（すなわち、信号
OFFLN0010およびOFFLN010は２進“１”であ
る）であるので、アンドゲート２１１−３０は信
号MODOFL010を２進“１”にする。 信号BSYEL0110および信号BSAD06010によ
つて、ナンドゲート２１１−２２は信号
BSYEL6000を２進“０”にする。 したがつて、排他的オアゲート２１１−３４は
信号OFFLIN000を２進“１”にする。 信号BSAD03110およびBSAD04110の両方とも
２進“０”であるので、ナンドゲート２１１−２
４および２１１−２６は信号HOFLIN000および
QOFLIN000を２進“１”にする。 このとき、信号DBNOTH000は２進“１”で
ある（すなわち、すべてのドーターボードが取り
付けられる） したがつて、ナンドゲート２１１−２８は信号
RESPIN110は２進“０”にする。 再構成コマンドに応じて第４ｄ図の回路２１６
−１６０は信号MYADG0100を２進“０”にす
る。 これによつて、アンドゲート２１６−１６４は
信号MYADG0001を２進“０”にする。信号
RESPIN110およびMYADG0001に応じてノアゲ
ート２１１−３６への他の入力は肯定応答信号
ACKGEN010を２進“１”にする。信号
ACKGEN010はメモリ再構成コマンドに応じて
メモリ肯定応答信号MYACKR010を発生するよ
うにバス応答部２１１の条件をつける。 これは、第４ａ図のタイミング回路２０４は前
記の方法で第５ｂ図のアドレスビツト３−22によ
つて指定されたコントローラ＃２のメモリロケー
シヨンからの単一ワードを読出すための一連の信
号を発生するメモリ動作サイクル中メモリ動作サ
イクルを始める。 レジスタ２１６−８に格納される新しい再構成
情報はコントローラ＃14によつて初めから提供さ
れるアドレス空間で作動するインターリーブアド
レス指定モードにコントローラ＃２をし、ドータ
ーボード対を交換し、オフラインコマンドビツト
１をリセツトする。すなわち、レジスタ２１６−
８に格納される再構成信号RCONF0010〜
RCONF3010はいま、コントローラ＃２を第８ｅ
図に示されているようにコントローラ＃15に対す
る。レジスタ２１６−８の信号HALFBS101によ
つて指定されたようにドーターボード対の交換は
第８ｅ図に示されたように底部にメモリの機能の
半分を置く。 信号OFFLN1010を２進“０”にリセツトする
ことによつてメモリの上半分をオンラインにし、
動作可能にする。 信号OFFLN0010のなお２進“１”であるの
で、メモリの上半分をオフラインのままし、動作
不可能にする。 以上から、第１図のシステムは再構成コマンド
を出す処理装置４０によつて再び再構成できるこ
とがわかる。 すべてのコントローラをそのオリジナルなまた
は初期の状態に復帰することが望まれると、これ
はデフオルト命令を出す処理装置４０を有するこ
とによつてなされる。 デフオルトコマンドにおいて、バスアドレスビ
ツト７に加えてラインBSYELOおよびBSMREF
はすべて２進“１”にセツトされ、バスアドレス
ビツト20と21は２進“０”にされる。 第４ｄ図からわかるように、信号BSAD07110
は２進“１”であるとき、ナンドゲート２１６−
３０は信号RCONCT110を２進“０”にする。
これによつて、各コントローラ内の再構成モード
フリツプフロツプは信号DCNR60110に応じて２
進“０”状態に切換えられる。 これは各コントローラ内のスイツチ２１６−６
の組に制御を戻す。 したがつて、次に各コントローラはスイツチＳ
１−Ｓ４によつて指定されるコントローラアドレ
スに応答する。 さらに、電源オン信号PWONLL010が２進
“０”であるとき、制御はコントローラのスイツ
チの組に戻る。 第９ａ図〜第９ｃ図は２対のドーターボードを
含むコントローラのための相異るコントローラオ
フラインメモリ構成を示す。 第９ａ図に示されているように、全コントロー
ラメモリボードはオフラインにされる。一方、そ
の状態において、コントローラは処理装置４０か
らオフラインコマンドに応答する。 第９ｂ図および第９ｃ図はコントローラメモリ
ボードの半分およびコントローラメモリボードの
１／４がオフラインにされることを示す。 しかしながら、コントローラはメモリのオフラ
イン部に指令される処理装置４０からのオフライ
ンコマンドに応動しない。すなわち、メモリコマ
ンドがオフラインメモリの半分に指令されると、
第４ｅ図のナンドゲート２１１−２４は信号
HOFLIN000を２進“０”にする。 これによつて、ノアゲート２１１−３６が信号
ACKGEN010を２進“０”にすることによつて
メモリリクエストに応答することを禁止する。 同じ方法で、メモリコマンドがオフラインメモ
リの1/4に指令されると、ナンドゲート２１１−
２６は信号QOFLIN000をコントローラ応答を禁
止する２進“０”にする。 第１０ａ図および第１０ｂ図は１対のドーター
ボードを含むコントローラのための相異るコント
ローラオフラインメモリ構成を示す。 図面からわかるように、１対のドーターボード
を含むコントローラはメモリ部の全部および1/4
を再構成するコマンドにだけ応答する。 すなわち、そのオフラインビツトが１対のドー
ターボードを含むコントローラのメモリの半分を
オフラインにするように指定するコマンドは無視
される。 さらに詳細に説明すると、ナンドゲート２１１
−２６は信号HOFLIN000をバス応答信号
ACKGEN010の発生を禁止する２進“０”にす
る。 前記から、この発明の装置はいかにオフライン
状態に再構成されるコントローラメモリ部との通
信を許可するのがわかる。 多数のメモリコントローラを含むメモリシステ
ムがこの発明の装置によつて再構成される方法が
前記に述べられている。 コントローラは再構成装置の発明によつて指定
されるモードのすべてのより少ないモードで作動
されるように再構成できることは当業者には明ら
かである。 例えば、あるメモリシステムにおいて、この可
能性のために提供する再構成装置を有する必要性
を除くことによつてオフライン通信が要求されな
い。 規定に従つて、本発明の最上の形が記載されて
いるが、いくつかの変更は別紙に記載されたクレ
ームに述べられたようにこの発明の精神を逸脱す
ることなしになされ、多くの場合、この発明のい
くつかの特徴は他の特徴の対応する使用なしで役
立つように使用される。
第１図はこの発明のメモリシステムを含むシス
テムからのブロツク線図である。第２図は第１図
のメモリサブシステムの各々に接続するシステム
バス１０の線路の詳細図である。第３図は第１図
のメモリサブシステム２０−１のブロツク線図で
ある。第４ａ〜第４ｅ図は第３図のメモリサブシ
ステム２０−１の相異る部分の詳細図である。第
５ａ図はシステムがバンクモードで動作されると
き第１図のコントローラに印加されるアドレスフ
オーマツト図である。第５ｂ図はシステムがイン
ターリーブモードで作動されるとき第１図のコン
トローラに印加されるアドレスフオーマツト図で
ある。第６ａ図は読出し状態語診断コマンドに応
答してコントローラによつてバス１０に印加され
る状態語レジスタ内容のフオーマツト図である。
第６ｂ図は第１図のコントローラ対のメモリ編成
図である。第６ｃ図は第１図の識別レジスタ２０
６−２０のフオーマツト図である。第６ｄ図は第
１図の再構成部内に含まれる再構成レジスタのフ
オーマツト図である。第７ａ図および第７ｂ図は
コントローラメモリの再構成を示す図で、第７ａ
図はコントローラメモリ中の欠陥ロケーシヨンを
示す図、第７ｂ図はコントローラメモリの上部に
欠陥ロケーシヨンを置いた図である。第８ａ図〜
第８ｅ図は第１図のメモリシステムが欠陥のある
コントローラの場合にどのように再構成すること
ができるかを示す他の例を示した図である。第９
ａ図〜第９ｃ図は、二対のドータボードを含むコ
ントローラのための相異なるコントローラオフラ
インメモリ構成を示す図であつて、第９ａ図は全
コントローラメモリボードはオフラインにされる
ことを示す図、第９ｂ図はコントローラメモリボ
ードの半分のオフラインにされることを示す図、
第９ｃ図はコントローラメモリボードの1/4はオ
フラインにされることを示す図である。第１０ａ
図および第１０ｂ図は一対のドータボードを含む
コントローラのための相異なるコントローラオフ
ラインメモリ構成を示す図であつて、第１０ａ図
はメモリ部の全部を再構成するコマンドにだけ応
答することを示す図、第１０ｂ図はメモリ部の1/
４を再構成するコマンドにだけ応答することを示
す図である。 １０……バス、２０−１〜２０−ｎ……メモリ
サブシステム、４０……中央処理装置、２００−
１〜２００−ｎ……メモリコントローラ、２１１
……メモリイニシヤライズ部、２１１……バス制
御回路部、２１５……待行列制御部、２１６……
再構成制御部。
テムからのブロツク線図である。第２図は第１図
のメモリサブシステムの各々に接続するシステム
バス１０の線路の詳細図である。第３図は第１図
のメモリサブシステム２０−１のブロツク線図で
ある。第４ａ〜第４ｅ図は第３図のメモリサブシ
ステム２０−１の相異る部分の詳細図である。第
５ａ図はシステムがバンクモードで動作されると
き第１図のコントローラに印加されるアドレスフ
オーマツト図である。第５ｂ図はシステムがイン
ターリーブモードで作動されるとき第１図のコン
トローラに印加されるアドレスフオーマツト図で
ある。第６ａ図は読出し状態語診断コマンドに応
答してコントローラによつてバス１０に印加され
る状態語レジスタ内容のフオーマツト図である。
第６ｂ図は第１図のコントローラ対のメモリ編成
図である。第６ｃ図は第１図の識別レジスタ２０
６−２０のフオーマツト図である。第６ｄ図は第
１図の再構成部内に含まれる再構成レジスタのフ
オーマツト図である。第７ａ図および第７ｂ図は
コントローラメモリの再構成を示す図で、第７ａ
図はコントローラメモリ中の欠陥ロケーシヨンを
示す図、第７ｂ図はコントローラメモリの上部に
欠陥ロケーシヨンを置いた図である。第８ａ図〜
第８ｅ図は第１図のメモリシステムが欠陥のある
コントローラの場合にどのように再構成すること
ができるかを示す他の例を示した図である。第９
ａ図〜第９ｃ図は、二対のドータボードを含むコ
ントローラのための相異なるコントローラオフラ
インメモリ構成を示す図であつて、第９ａ図は全
コントローラメモリボードはオフラインにされる
ことを示す図、第９ｂ図はコントローラメモリボ
ードの半分のオフラインにされることを示す図、
第９ｃ図はコントローラメモリボードの1/4はオ
フラインにされることを示す図である。第１０ａ
図および第１０ｂ図は一対のドータボードを含む
コントローラのための相異なるコントローラオフ
ラインメモリ構成を示す図であつて、第１０ａ図
はメモリ部の全部を再構成するコマンドにだけ応
答することを示す図、第１０ｂ図はメモリ部の1/
４を再構成するコマンドにだけ応答することを示
す図である。 １０……バス、２０−１〜２０−ｎ……メモリ
サブシステム、４０……中央処理装置、２００−
１〜２００−ｎ……メモリコントローラ、２１１
……メモリイニシヤライズ部、２１１……バス制
御回路部、２１５……待行列制御部、２１６……
再構成制御部。
Claims (1)
- 【特許請求の範囲】 １ データ処理装置と複数のアドレス可能なメモ
リコントローラを含むメモリシステムとからなる
データ処理システムであつて、メモリの動作を制
御する各コントローラはメモリコマンドに応じて
対応する数のドーターボード上に設けられた複数
のメモリモジユールを備えており、前記コントロ
ーラはバスに共通に接続されて前記処理装置から
前記メモリコマンドとデータとを受信するように
なつており、各メモリコマンドは前記コントロー
ラのどれが前記コマンドにより指定された動作を
実行すべきかを指定するようにコード化された複
数のアドレスビツトから成るアドレス部分を含ん
でいるデータ処理システムにおいて、各メモリコ
ントローラは、 前記バスに接続され、メモリコマンドに応答し
て前記システム内の前記コントローラを再構成す
る再構成制御セクシヨン、 を備えており、該セクシヨンは、 コントローラアドレス信号の他にコントローラ
メモリ再構成のタイプを規定する指示信号を格納
するレジスタ手段と、 前記メモリシステム内の前記コントローラのア
ドレスを規定する選択可能なスイツチ手段と、 前記レジスタ手段と前記スイツチ手段とに結合
され、再構成動作モード中、前記コントローラの
アドレスを表わす信号を発生する出力選択手段
と、 前記バスと前記出力選択手段とに結合され、前
記コマンドのアドレス部分により指定されたコン
トローラに対して再構成動作モードを指定するメ
モリコマンドの所定のタイプに応じて所定の状態
に切換えられ、前記所定の状態にあるとき前記出
力選択手段を、前記コントローラに前記レジスタ
手段から、前記スイツチ手段からの前記アドレス
の代わりに前記コントローラのアドレスを表わす
前記信号としてアドレス信号を加えるように調節
して、前記メモリシステム内の前記複数のメモリ
コントローラの前記各メモリコントローラの再構
成を可能にして隣接するアドレス可能なメモリ空
間を作り出すモード制御手段と、 を具備していることを特徴とするデータ処理シス
テム。 ２ 特許請求の範囲第１項記載のシステムにおい
て、 メモリコマンドの各所定タイプが前記再構成動
作モードおよび前記指示を含むようにコード化さ
れた再構成ビツトパターンを限定する診断コード
を含み、さらに前記再構成セクシヨンは： 前記バス、前記モード制御手段および前記レジ
スタ手段に結合されたデコーダ回路手段を有し、
そのデコーダ回路手段は、前記モード制御手段を
前記所定の状態に切換えるためおよび、前記再構
成ビツトパターンでロードされる前記アドレス部
によつて指定されるコントローラの前記レジスタ
手段を作動可能にするため出力信号を発生するよ
うに前記診断コードに応答して作動することを特
徴とするデータ処理システム。 ３ 特許請求の範囲第２項記載のシステムにおい
て、各前記コントローラはさらにまた： 前記出力選択手段および前記バスに結合され、
前記モード制御手段が前記所定状態であるとき前
記レジスタ手段からの前記アドレスを表わす前記
信号と前記バスに加えられたメモリコマンドの前
記複数のアドレスビツト間の比較一致を検出して
出力比較信号を発生するように作動されるアドレ
ス比較手段と；および、 前記アドレス比較手段および前記バスに結合さ
れ、前記コマンドが、前記バスに以前に加えられ
たコマンドの前記所定のタイプによつて前記レジ
スタ手段からの前記アドレスに応答するように再
構成された前記コントローラによつて受けつけら
れたことを指示する肯定応答信号を前記バス上に
発生するように、前記出力比較信号によつて条件
づけられるバス応答手段と； を含むことを特徴とするデータ処理システム。 ４ 特許請求の範囲第３項記載のシステムにおい
て、 前記コントローラの各々は前記メモリドーター
ボードの組の相異なるセクシヨンをアクセスする
ための信号を発生するための前記複数のメモリモ
ジユールユニツトに結合されるアドレス手段を含
み、前記レジスタ手段は、その多数のレジスタ段
がドーターボード再構成のタイプを指定するため
にコード化された前記再構成ビツトパターンの所
定ビツトを格納する複数のレジスタ段を含み、前
記再構成セクシヨンは： 前記相異なるセクシヨンのアクセスを指定する
ようにコード化された各メモリコマンドの前記ア
ドレス部の所定アドレスビツトを受信するため前
記多数の前記段、前記アドレス手段および前記バ
スに結合された論理手段を有し、その論理手段
は、前記所定アドレスビツトの前記コード化によ
つて指定されていない前記メモリドーターボード
の組の１つおきのセクシヨンをアクセスするため
の信号を前記アドレス手段に発生させるための前
記所定アドレスビツトのコード化を変更するよう
に前記所定ビツトの所定の状態によつて条件づけ
られることを特徴とするデータ処理システム。 ５ 特許請求の範囲第４項記載のシステムにおい
て、 前記多数の段のうち第１の段は前記再構成ビツ
トパターンの第１の所定ビツトを格納し、 前記第１の所定ビツトは前記ドーターボード対
が交換されるべきであるか否かを指定するようコ
ード化されたものであり、 前記論理手段は前記第１の所定アドレスビツト
の第１のビツトの前記状態によつて指定されたド
ーターボード対とは異なるドーターボード対をア
クセスするための信号を発生するように、前記ア
ドレス手段を条件づけるために前記所定アドレス
ビツトの前記第１のものの状態の補数をとるため
に、前記第１の所定ビツトの第１の状態によつて
条件がつけられることを特徴とするデータ処理シ
ステム。 ６ 前記第１の所定ビツトの前記第１の状態は２
進“１”に対応し、前記論理手段は前記２進
“１”状態に応じて前記所定アドレスビツトの前
記第１のものの前記状態の補数をとるための第１
の排他的オア回路を含むことを特徴とする特許請
求の範囲第５項記載のデータ処理システム。 ７ 前記多数の段のうちの第２の段は前記再構成
ビツトパターンの第２の所定のビツトを格納し、
前記第２の所定ビツトは前記ドーターボード対の
半分が定換されるべきか交換されないべきかを指
定するようにコード化されるものであり、前記論
理手段は前記所定アドレスビツトの第２のものの
前記状態によつて指定された半分とは異なる前記
ドーターボード対の前記半分をアクセスするため
の信号を発生するように、前記アドレス指定手段
を条件づけるための前記所定アドレスビツトの前
記第２のものの状態の補数をとるために、前記第
２の所定ビツトの第１の状態によつて条件がつけ
られることを特徴とする特許請求の範囲第５項記
載のデータ処理システム。 ８ 前記第２の所定ビツトの前記第１の状態は２
進“１”状態に対応し、前記論理手段は前記２進
“１”状態に応じて前記所定アドレスビツトの前
記第２のビツトの前記状態の補数をとるための第
２の排他的オア回路を含むことを特徴とする特許
請求の範囲第７項記載のデータ処理システム。 ９ 特許請求の範囲第３項記載のシステムにおい
て、 前記レジスタ手段は複数の段を有し、その各段
は前記メモリドーターボードの相異なるセクシヨ
ンの作動モードを指定するためにコード化された
前記再構成ビツトパターンの複数のビツトを格納
する複数の段を含み、前記バス応答手段は： そこから前記アドレス部の前記アドレスビツト
のあるビツトを受信するため前記多数の段および
前記バスに結合され、前記アドレスビツトのある
ビツトと前記メモリドーターボードのセクシヨン
はオフライン状態であることを指示する信号を発
生するための前記再構成ビツトパターンの前記複
数のビツトを結合する入力論理手段と；および、 前記信号の状態に従つて前記肯定応答信号を発
生するため前記入力論理手段および前記バスに結
合される出力ゲート手段と； を含むことを特徴とするデータ処理システム。 １０ 特許請求の範囲第９項記載のシステムにお
いて、前記入力論理手段は： いつ前記全コントローラドーターボードメモリ
がオフライン状態であるかを指示する第１の出力
信号を発生するため前記多数の段に結合される第
１のゲート手段と； メモリコマンドの診断タイプによつて指定され
る前記あるアドレスビツトの第１の所定ビツトに
対応する信号を受信するため前記バスに結合さ
れ、前記診断コマンドはオフラインコントローラ
通信のためのものであることを指示するため第２
の出力信号を発生する第２のゲート手段と；およ
び、 前記第１および前記第２のゲート手段と前記出
力ゲート手段に結合され、診断動作サイクル中前
記オフラインコントローラとオフライン通信を許
可する前記肯定応答信号の発生を可能にするため
の第３の信号を発生するため前記第１および前記
第２の出力信号を論理的に結合する第３のゲート
手段と； を含むことを特徴とするデータ処理システム。 １１ 特許請求の範囲第１０項記載のシステムに
おいて、前記入力論理手段はさらに、前記出力ゲ
ート手段に結合される第４のゲート手段を含み、
前記第４のゲート手段は入力端子対を有し、その
第１の入力端子は前記コントローラメモリの少な
くとも半分がいつオフライン状態であるかを指示
する第１の信号を受信するため前記多数の段の１
つに結合され、その第２の入力端子は前記コント
ローラメモリの半分がアドレス指示されることを
指示する前記アドレス部の前記アドレスビツトの
第２の所定ビツトに対応する第２の信号を受信す
るため前記バスに結合され、前記出力ゲート手段
が前記オフラインコントローラの半分とのオフラ
イン通信を防ぐ前記肯定応答信号を発生すること
を禁止するための出力信号を発生するため第１お
よび第２の信号を論理的に結合することを特徴と
するデータ処理システム。 １２ 特許請求の範囲第９項記載のシステムにお
いて、前記入力論理手段はさらにまた： 一対の入力端子と出力端子を有し、前記一対の
入力端子の第１の端子は前記ドーターボードの前
記所定ボードがいつ前記コントローラ内で取付け
られたかを指示する第３の信号を受信するため前
記ドーターボードの所定ボードに結合され、前記
入力端子対の第２の端子は前記コントローラメモ
リの半分がアドレス指定されつつあることを指示
する前記アドレス部の前記アドレスビツトの第３
の所定ビツトに対応する第４の信号を受信するた
め前記バスに結合された第５のゲート手段と；お
よび、 前記出力ゲート手段に接続された複数の入力端
子および１個の出力端子を有し、前記入力端子の
第１の端子は前記第５のゲート手段の前記出力端
子に接続され、第２の端子は前記コントローラメ
モリの1/4がオフライン状態であることを指示す
る第５の信号を受信するため前記多数の段の他の
段に結合され、前記入力端子の第３の端子は前記
コントローラメモリの1/4がアドレス指定されて
いることを指示するため前記あるアドレスビツト
の第３の所定のビツトを受信するため前記バスに
結合され、前記出力ゲート手段が前記コントロー
ラメモリの前記1/4とのオフライン通信を防ぐ前
記肯定応答信号の発生を禁止するための出力信号
を発生するため前記入力端子に印加される信号を
論理的に結合する第６のゲート手段と； を含むことを特徴とするデータ処理システム。 １３ 前記第１のゲート手段はアンドゲートを含
み、前記第２のゲート手段はナンドゲートを含
み、第３のゲート手段は排他的オアゲートを含む
ことを特徴とする特許請求の範囲第１０項記載の
データ処理システム。 １４ 前記第４のゲート手段はナンドゲートを含
むことを特徴とする特許請求の範囲第１１項記載
のデータ処理システム。 １５ 前記第５のゲート手段は排他的オアゲート
を含み、前記第６のゲート手段はナンドゲートを
含むことを特徴とする特許請求の範囲第１２項記
載のデータ処理システム。 １６ 特許請求の範囲第９項記載のシステムにお
いて、 前記入力論理手段は、一対の選択入力手段、各
メモリコントローラに取付け可能なドーターボー
ドの最大数に数が対応する複数のデータ入力端
子、および前記出力ゲート手段に結合された１個
の出力端子を有するマルチプレクサ回路を含み、 前記一対の選択入力端子は前記ドーターボード
の１つがアドレスされていることを指定する前記
アドレス部の前記アドレスビツトの所定ビツトを
受信するため前記バスに結合され、 前記データ入力端子の各々は前記相異なるドー
ターボードが取付けられたか否かを指示する信号
を受信するため前記最大数のドーターボードの異
なる１つに結合され、 前記マルチプレクサ回路は、前記ドーターボー
ドが取付けられていないときに前記コントローラ
が全面的にポピユレートされていないことを指示
する肯定確認信号の発生を禁止するため、前記ア
ドレスビツトによつて選択されたドーターボード
から前記出力端子へ前記信号を供給するように、
前記アドレスビツトの前記所定のビツトに応答し
て作動することを特徴とするデータ処理システ
ム。 １７ 特許請求の範囲第４項記載のシステムにお
いて、 前記レジスタ手段は蓄積装置を有し、その蓄積
装置は前記バスから受信し、前記蓄積装置に入力
として印加される前記指示信号の１つを格納する
ためのものであり、その指示信号は前記コントロ
ーラのためのアドレス指定動作モードを限定し、
さらにまた、前記蓄積装置は、前記コントローラ
が作動のため電源オンのとき、第１のアドレス指
定モードに対応する第１の状態に前記蓄積装置を
切換えるための電源オン信号を受信するように接
続されたプリセツト入力端子を有し、 前記再構成制御セクシヨンは： 前記論理手段および前記アドレス選択手段に結
合された複数の出力端子と、 入力端子の複数の組であつて、その第１の組
は、前記システムが前記第１のアドレス指定動作
モードで作動されているとき、あるコントローラ
アドレスを指定するようにコード化された前記ア
ドレスビツトの第１の複数のアドレスビツトを受
信するため前記バスに結合され、そしてその第２
の組は、前記システムが前記第２のアドレス指定
動作モードで作動されているとき、前記コントロ
ーラアドレスを指定するようにコード化された前
記アドレスビツトの第２の複数のアドレスビツト
を受信するため前記バスに結合されるところの、
前記入力端子の複数の組と、および、 前記蓄積装置の状態を表わす信号を受信するた
め前記蓄積装置に結合された制御入力端子と、 を持つた選択回路を有することを特徴とし、 前記蓄積装置は、前記第１の状態のとき、前記
第１のアドレス指定モードで作動するように前記
アドレス手段を条件づける前記出力端子に前記第
１の複数のアドレスビツトを印加するように前記
選択手段を条件づけ、かつメモリ命令の前記所定
のタイプに応じて前記第２の状態に切換わると
き、前記第２のアドレス指定モードで作動するよ
うに前記アドレス手段を条件づける前記出力端子
に前記第２の複数のアドレスビツトを印加するよ
うに前記選択回路を条件づけることを特徴とする
データ処理システム。 １８ 前記第１の状態は２進“１”状態に対応
し、前記第１のアドレス指定モードはインターリ
ーブ動作モードに対応し、かつ、 前記第２の状態は２進“０”状態に対応し、 前記第２のアドレス指定モードはバンク動作モ
ードに対応することを特徴とする特許請求の範囲
第１７項記載のデータ処理システム。 １９ 特許請求の範囲第１７項記載のシステムに
おいて、 前記アドレス比較手段は前記アドレス指定動作
モードの数において対応する複数の比較回路を含
み、 前記比較回路の各々は入力端子の第１および第
２の組を有し、 第１の比較回路の前記入力端子の第１の組は前
記システムが前記第１の動作モードで作動される
ときコントローラアドレスを指定するために使用
される複数の前記アドレスビツトおよび前記蓄積
装置からの前記信号を受信するため前記バスに結
合され、 前記第１の比較回路の前記入力端子の第２の組
は前記出力選択手段および２進“１”を表わす電
圧に結合され、 前記第１の比較回路は、前記コントローラが前
記第１のアドレス指定動作モードで作動されると
き、複数の前記アドレスビツトおよび前記出力選
択手段からの前記コントローラアドレス信号との
比較一致を検出するさい、前記出力比較信号を発
生するように作動されることを特徴とするデータ
処理システム。 ２０ 特許請求の範囲第１９項記載のシステムに
おいて、 第２の比較回路の前記入力端子の第１の組は前
記システムが前記第２の動作モードで作動される
ときコントローラアドレスを指定するために使用
される複数の前記アドレスビツトおよび前記蓄積
装置からの信号を受信するため前記バスに結合さ
れ、 前記第２の比較回路の前記入力端子の第２の組
は、前記コントローラが前記第２のアドレス指定
動作モードで作動されるとき、前記複数のアドレ
スビツトと前記出力選択手段からの前記コントロ
ーラアドレス信号間の比較一致を検出するさい前
記出力比較信号を発生するように作動されること
を特徴とするデータ処理システム。 ２１ 前記モード制御手段は前記デコード回路手
段からの前記出力信号を受信するために結合され
る第１の入力端子を含む双安定蓄積手段を含み、 前記双安定蓄積手段は、前記コントローラを再
構成モードで作動するように条件づけるために、
２進“１”状態に切換えるための前記出力信号に
応じて作動されることを特徴とする特許請求の範
囲第２項記載のデータ処理システム。 ２２ 特許請求の範囲第２１項記載のシステムに
おいて、 各コントローラの前記再構成セクシヨンはさら
にまた再構成リセツト信号を発生するための論理
回路手段を含み、前記論理回路手段は前記複数の
コントローラの各々がリセツトされるべきときを
指定するための診断コマンドおよび前記アドレス
ビツトの所定ビツトを表わす信号を受信するため
に前記バスに結合され、前記２進“１”状態から
２進“０”状態に前記双安定蓄積手段を切換える
ために診断メモリコマンドの前記アドレスビツト
の前記所定ビツトの所定状態に応じて作動され、
それによつて前記手動で選択可能であるスイツチ
手段の制御の下で各コントローラが復帰すること
を特徴とするデータ処理システム。 ２３ 特許請求の範囲第１７項記載のシステムに
おいて、 前記アドレス指定手段は前記複数のメモリモジ
ユールユニツトにおよび前記論理手段に結合さ
れ、前記選択回路の前記出力端子のうちの所定の
ものはそれぞれ前記第１および第２アドレス指定
モード中前記第１および第２の複数のアドレスビ
ツトの所定アドレスビツトを前記論理手段に印加
するように結合され、前記論理手段は前記再構成
動作モード中アクセスのために指定される前記メ
モリモジユールユニツトのセクシヨンを選択する
ため信号を発生するよう前記デコーダ回路手段を
条件づけるため前記所定ビツトの前記状態に従つ
て変更される前記所定アドレスビツトを前記デコ
ーダ回路手段に印加することを特徴とするデータ
処理システム。 ２４ 多数のアドレス指定可能なメモリコントロ
ーラを有するメモリシステムにおいて、メモリ動
作を制御するため各コントローラは対応する多数
のドーターボードに含まれる複数のメモリモジユ
ールを含み、メモリコマンドおよびデータを受信
するためバスに共通に結合され、各メモリコマン
ドは前記コントローラのどれが前記コマンドによ
つて指定される動作を実行すべきかを指定するた
めにコード化される複数のアドレスビツトを有す
るマルチビツトアドレス部を含み、かつコマンド
の各所定タイプの前記アドレス部は多数の相異な
る再構成動作モードを指定するためにコード化さ
れた再構成ビツトを含み、各メモリコントローラ
は： 前記再構成ビツトパターンを格納するビツトの
ためのレジスタ蓄積手段を含む再構成制御手段
と； 正規動作中前記メモリシステム内の前記コント
ローラのアドレスを指定する第１の信号の組を発
生するための手動選択スイツチ手段と； 前記選択スイツチ手段、前記再構成レジスタ蓄
積手段およびバスに結合され、前記正規動作中前
記第１の信号の組とメモリコマンドの前記所定の
タイプの前記複数のアドレスビツト間の比較一致
を検出する際出力比較信号を発生するように作動
するアドレス比較手段と；および、 前記アドレス比較手段、前記再構成手段および
前記バスに結合された応答手段であつて、その応
答手段は、前記再構成ビツトパターンが前記再構
成蓄積手段に格納されるようにするための肯定応
答信号を発生するため前記出力比較信号および、
続いて受信されるメモリコマンド、前記コマンド
の所定タイプによつて再構成されるように前記相
異なるビツトのコード化に従つて前記コントロー
ラを作動するための前記出力比較信号と前記肯定
応答信号に応じて発生するように前記アドレス比
較手段および応答手段を条件づける前記ビツトパ
ターン内の相異なるビツトによつて条件づけられ
る応答手段 を含むことを特徴とするメモリシステム。 ２５ 特許請求の範囲第２４項記載のメモリシス
テムにおいて、 前記再構成制御手段はさらにまた： 前記コマンドの所定タイプによつて再構成され
るように前記コントローラのアドレスを表わす複
数の前記再構成ビツトパターンに相応する信号を
受信するため前記レジスタ蓄積手段に結合された
出力選択手段であつて、前記第１の信号の組と前
記出力信号を受信するため前記スイツチ手段に結
合され、コントローラアドレスを表わす信号を提
供するように作動される前記出力選択手段、 前記アドレス比較手段、前記再構成手段および
前記バスに結合された応答手段であつて、その応
答手段は、前記再構成蓄積手段に蓄えられる前記
再構成ビツトパターンおよび前記アドレス比較手
段を条件づける前記ビツトパターン内の異なるビ
ツトを可能化するための肯定応答信号を発生する
ように前記出力比較信号によつて条件づけられる
ものであり、そして応答手段は前記所定のタイプ
の命令によつて再構成されるように、前記コント
ローラを動作させるために、前記異なるビツトの
コード化に従つて、順次、受信されるメモリコマ
ンドに応じて、前記出力比較および前記肯定応答
信号を発生するものと； を有することを特徴とするシステム。 と；および、 前記バスおよび前記出力選択手段に結合された
双安定モード制御手段であつて、その双安定モー
ド制御手段は、前記コントローラのため再構成動
作モードを指定するメモリコマンドの前記所定タ
イプに応じて第１の状態に切換えられ、前記第１
の状態で、隣接するアドレス指定可能なメモリ空
間を提供するための前記メモリシステム内の前記
メモリコントローラを構成する各連続受信メモリ
コマンドの前記複数のアドレスビツトと比較する
ため前記アドレス比較手段に前記コントローラア
ドレスを印加するように前記出力選択手段を条件
づける前記双安定モード制御手段と； を含むことを特徴とするメモリシステム。 ２６ 特許請求の範囲第２５項記載のメモリシス
テムにおいて、 メモリコマンドの各所定タイプは前記再構成動
作モードを指定する診断コードを含み、 前記再構成制御手段はさらにまた： 前記バス、前記双安定モード制御手段および前
記レジスタ蓄積手段に結合されたデコード回路手
段を有し、そのデコード回路手段は、前記モード
制御手段を前記第１の状態に切換え、かつ前記再
構成ビツトパターンでロードされるメモリコマン
ドの前記各所定タイプによつてアドレス指定され
るコントローラの前記レジスタ蓄積手段を作動可
能にするための出力信号を発生するよう前記診断
コードに応じて作動されることを特徴とするメモ
リシステム。 ２７ 特許請求の範囲第２６項記載のメモリシス
テムにおいて、 前記コントローラの各々はさらにまた、前記メ
モリドーターボード対の相異なるセクシヨンをア
クセスするための信号を発生するため前記複数の
メモリモジユールに結合されたアドレス手段を含
み、 前記レジスタ蓄積手段はドーターボード再構成
のタイプを指定するようにコード化された前記再
構成ビツトパターンの所定ビツトを格納するため
の複数のレジスタ段を含み、 前記再構成制御手段はさらにまた： その各々ま前記多数の段の相異なる段と、前記
アドレス手段と、前記相異なるセクシヨンのアク
セスを指定するようにコード化された各メモリコ
マンドの前記アドレス部の所定アドレスビツトを
受信するための前記バスに結合された対応する数
の論理ゲート手段を有し、それらの論理ゲート手
段は前記所定アドレスビツトの前記コード化によ
つて指定される前記メモリドーターボード対の一
つおきのセクシヨンをアクセスするため信号を発
生するように前記アドレス指定手段を条件づける
ため前記所定アドレスビツトのコード化を変更す
るように前記所定ビツトの状態によつて条件づけ
られることを特徴とするメモリシステム。 ２８ 特許請求の範囲第２７項記載のメモリシス
テムにおいて、 前記多数の段の第１の段は前記再構成ビツトパ
ターンの第１の所定ビツトを格納し、前記第１の
所定ビツトは前記ドーターボード対が交換される
べきか変換されないべきかを指定するためにコー
ド化され、 前記多数の論理ゲート手段の第１のものは、前
記所定のアドレスビツトの前記第１のビツトの第
１の状態によつて指定された対と異なる一対の前
記ドーターボードをアクセスするための信号を発
生するように前記アドレス手段を条件づけるた
め、前記所定アドレスビツトの第１のものの状態
の補数をとるために前記第１の所定ビツトの第１
の状態によつて条件づけられることを特徴とする
メモリシステム。 ２９ 特許請求の範囲第２８項記載のメモリシス
テムにおいて、 前記第１の所定ビツトの第１の状態は２進
“１”状態に対応し、かつ前記論理ゲート手段の
前記第１のものは前記２進“１”状態に応じて所
定のアドレスビツトの第１のビツトの前記状態の
補数をとるため第１の排他的オア回路を含むこと
を特徴とするメモリシステム。 ３０ 特許請求の範囲第２８項記載のメモリシス
テムにおいて、 前記多数の段の第２の段は前記再構成ビツトパ
ターンの第２の所定のビツトを格納し、前記第２
の所定ビツトは前記ドーターボード対の半分が交
換されるべきか、交換されないべきかを指定する
ためにコード化され、 前記多数の論理ゲート手段の第２のものは、前
記所定のアドレスビツトの前記第２のビツトの第
１の状態によつて指定された半分と異なる前記ド
ーターボード対の前記半分をアクセスするための
信号を発生するように前記アドレス手段を条件づ
けるため前記所定アドレスビツトの第２ビツトの
状態の補数をとるために、前記第２の所定ビツト
の第１の状態によつて条件づけられることを特徴
とするメモリシステム。 ３１ 特許請求の範囲第３０項記載のメモリシス
テムにおいて、 前記第２の所定ビツトの前記第１の状態は２進
“１”状態に対応し、前記論理手段は前記２進
“１”状態に応じて前記所定アドレスビツトの前
記第２のビツトの前記状態の補数をとるため第２
の排他的オア回路を含むことを特徴とするメモリ
システム。 ３２ 特許請求の範囲第２６項記載のメモリシス
テムにおいて、 前記レジスタ蓄積手段は、前記メモリの相異な
るセクシヨンの作動状態を指定するためにコード
化された前記再構成ビツトパターンの複数のビツ
トを格納するための複数の段を含み、 前記バス応答手段は： 前記複数の段およびバスから前記アドレス部の
前記アドレスビツトのあるビツトを受信するため
の前記バスに結合され、かつ前記アドレスビツト
の前記のあるビツトと前記メモリのどのセクシヨ
ンがオフライン状態であるかを指示する信号を発
生するため再構成ビツトパターンの前記複数のビ
ツトを結合する入力論理手段；および、 前記信号の状態に従つて前記肯定応答信号を発
生するため前記入力論理手段および前記バスに結
合された出力ゲート手段を含むことを特徴とする
メモリシステム。 ３３ 特許請求の範囲第３２項記載のメモリシス
テムにおいて、前記入力論理手段は： 前記全コントローラドーターボードメモリがオ
フライン状態であるときを指示する第１の出力信
号を発生するため多数の段に結合される第１のゲ
ート手段； メモリコマンドの診断タイプによつて指定され
る前記あるアドレスビツトの第１の所定ビツトに
対応する信号を受信するため前記バスに結合さ
れ、前記診断コマンドはオフラインコントローラ
通信のためのものであることを指示するための第
２の出力信号を発生する第２のゲート手段；およ
び、 前記第１のゲート手段、第２のゲート手段およ
び前記出力ゲート手段に結合され、かつ、診断動
作サイクル中前記オフラインコントローラとのオ
フライン通信を許可する前記肯定応答信号の発生
を可能にするための第３の信号を発生するため前
記第１および前記第２の出力信号を論理的に結合
する第３のゲート手段を含むことを特徴とするメ
モリシステム。 ３４ 特許請求の範囲第３３項記載のメモリシス
テムにおいて、 前記入力論理手段はさらにまた前記出力ゲート
手段に結合された第４のゲート手段を有し、 前記第４のゲート手段は一対の入力端子を有
し、 その第１の入力端子は前記コントローラメモリ
の少なくとも半分がオフライン状態であるときを
指示する第１の信号を受信するため前記複数の段
の１つに結合され、第２の入力端子は前記コント
ローラメモリのどの半分がアドレス指定されるか
を指示する前記アドレス部の前記アドレスビツト
の第２の所定ビツトに対応する第２の信号を受信
するため前記バスに結合され、 前記入力論理手段は、前記出力ゲート手段が前
記半オフラインコントローラとのオフライン通信
を止める前記肯定応答信号を発生するのを禁止す
るため出力信号を発生するため論理的に前記第１
および前記第２の信号を結合することを特徴とす
るメモリシステム。 ３５ 特許請求の範囲第３４項記載のメモリシス
テムにおいて、前記入力論理手段はさらにまた： 一対の入力端子および出力端子を有し、前記入
力端子対の第１の端子は前記ドーターボードの所
定のボードが前記コントローラに取付けられると
きを指示する第３の信号を受信するため前記ドー
ターボードの前記所定のボードに結合され、前記
端子対の第２の端子は前記コントローラメモリの
どの半分がアドレス指定されるかを指示する前記
アドレス部の前記アドレスビツトの第３の所定ビ
ツトに対応する第４の信号を受信するため前記バ
スに結合された第５のゲート手段と； 複数の入力端子および前記出力ゲート手段に結
合された出力端子を有し、前記入力端子の第１の
端子は前記第５のゲート手段の前記出力端子に接
続され、第２の端子は前記コントローラメモリの
１／４がオフライン状態であるときを指示する第５
の信号を受信するため前記複数の段の他の段に結
合され、前記入力端子の第３の端子は前記コント
ローラメモリのどの1/4がアドレス指定されてい
るかを指示するため前記あるアドレスビツトの第
３の所定ビツトを受信するため前記バスに結合さ
れ、前記出力ゲート手段が前記コントローラメモ
リの前記1/4とのオフライン通信を止める前記肯
定応答信号を発生することを禁止するための出力
信号を発生するため前記入力端子に印加される信
号を論理的に結合する第６のゲート手段と； を含むことを特徴とするメモリシステム。 ３６ 特許請求の範囲第３５項記載のシステムに
おいて、 前記第１のゲート手段はアンドゲートを含み、 前記第２のゲート手段はナンドゲートを含み、 前記第３のゲート手段は排他的オアゲートを含
み、 前記第４のゲート手段はナンドゲートを含み、 前記第５のゲート手段は排他的オアゲートを含
み、かつ 前記第６のゲート手段はナンドゲートを含むこ
とを特徴とするメモリシステム。 ３７ 特許請求の範囲第３２項記載のシステムに
おいて、 前記入力論理手段は、一対の選択入力端子と、
各メモリコントローラに取付け可能であるドータ
ーボードの最大数に対応する数の複数のデータ入
力端子と、前記出力ゲート手段に結合された出力
端子とを備えたマルチプレクサ回路を有し、 前記一対の入力端子は、前記ドーターボードの
どれがアドレスされているかを指示する前記アド
レス部のアドレスビツトの所定のビツトを受信す
るため、前記バスに供給され、 前記データ入力端子の各々は、前記ドーターボ
ードがすでに取付けられたか否かを指示する信号
を受信するため、前記最大数のドーターボードの
それぞれ異なる１つに結合され、 前記マルチプレクサ回路は、前記ドーターボー
ドが取付けられていないときに前記コントローラ
が前面的にポピユレートされていないことを指示
する肯定確認信号の発生を禁止するため、前記ア
ドレスビツトによつて選択されたドーターボード
から前記出力端子へ前記信号を供給するように、
前記アドレスビツトの前記所定のビツトに応答し
て作動することを特徴とするシステム。 ３８ ｎ個のアドレス指定可能なメモリコントロ
ーラを有するメモリシステムにおいて、 メモリ動作を制御するための各コントローラは
対応する個数のドーターボードに含まれる複数の
メモリモジユールを含み、前記コントローラはメ
モリコマンドおよびデータを受信するためバスに
共通に結合され、 各メモリコマンドは前記コントローラのどのコ
ントローラが前記コマンドによつて指定される作
動を実行すべきかを指定するためにコード化され
る複数のアドレスビツトを有するマルチビツトア
ドレス部を含み、 コマンドの各所定タイプの前記アドレス部は複
数の相異なる再構成動作モードを指定するために
コード化された再構成ビツトパターンを含み、そ
して、 前記メモリコントローラの各々は： 正規の動作中前記メモリシステム内の前記コン
トローラのアドレスを指定する第１の信号の組を
発生するための１組の手動選択スイツチと； コントローラアドレス信号を含む前記再構成ビ
ツトパターンを格納するためのレジスタを含む再
構成制御セクシヨン手段と； 前記レジスタおよび前記スイツチの組に結合さ
れ、前記アドレスを表わす信号を供給する出力選
択手段と； 前記バスおよび前記出力選択手段に結合され、
関連する前記コントローラの再構成動作モードを
指定するためコード化されたメモリコマンドの所
定タイプに応答して第１の状態に切換えられる双
安定モード制御手段と； 前記スイツチ、前記再構成レジスタおよび前記
バスに結合された比較回路手段であつて、前記第
１の信号の組とメモリコマンドの前記各所定タイ
プの前記複数のアドレスビツト間の比較一致を検
出する際前記モード制御手段が前記正規動作を示
す第２の状態になつているとき、出力比較信号を
発生するように作動するアドレス比較回路手段
と；および 前記アドレス比較回路手段、前記再構成レジス
タおよび前記バスに結合されたバス応答手段であ
つて、前記再構成ビツトパターンを前記再構成蓄
積手段に格納できるようにされるための肯定応答
信号と、前記アドレス比較回路手段を条件づける
前記ビツトパターン内の相異なるビツトとを発生
するよう前記出力比較信号によつて条件づけら
れ、かつ、前記双安定モード制御手段が前記第２
の状態であるとき前記コントローラアドレス信号
と各連続するコマンドの前記複数のアドレスビツ
ト間の比較一致を検出して前記比較および前記肯
定応答信号を発生するように作動され、それによ
つてメモリシステム動作に必要なアドレス指定可
能なメモリを提供するため前記ｎ個のコントロー
ラの相異なるコントローラを再構成できるように
されるバス応答手段と； を含むことを特徴とするメモリシステム。 ３９ 特許請求の範囲第３８項記載のメモリシス
テムにおいて、 メモリコマンドの各所定タイプは診断コードを
含み、 前記再構成セクシヨンはさらに： 前記バス、前記モード制御手段および前記レジ
スタに結合されたデコーダ回路を有し、そのデコ
ーダ回路は、前記モード制御手段を前記第１の状
態に切換えるための、かつアドレス指定されたコ
ントローラの前記レジスタに前記再構成ビツトパ
ターンでロードされることができるための出力信
号を発生するため前記再構成動作モードを指定す
る前記診断コードに応答して作動されることを特
徴とするメモリシステム。 ４０ 特許請求の範囲第３９項記載のメモリシス
テムにおいて、 前記コントローラの各々はさらに前記メモリド
ーターボード対の相異なるセクシヨンをアクセス
するための信号を発生するため前記複数のメモリ
モジユールに結合されるアドレス手段を含み、 前記レジスタはドーターボード再構成のタイプ
を指定するためにコード化される前記再構成ビツ
トパターンの所定ビツトを格納するための複数の
レジスタ段を含み、 前記再構成セクシヨンはさらに、前記相異なる
セクシヨンのアクセスを指定するためにコード化
された各メモリコマンドの前記アドレス部の所定
アドレスビツトを受信するため、前記複数の段、
前記アドレス手段およびバスに結合された多数の
論理ゲートを有し、その多数の論理ゲートの各々
は、前記１つの所定アドレスビツトの前記コード
化によつて指定されない前記メモリドーターボー
ド対の前記アドレス指定セクシヨンを条件づける
ため前記所定アドレスビツトのうちの１ビツトの
コード化を変更するように前記所定ビツトの相異
なるビツトの状態によつて条件づけられることを
特徴とするメモリシステム。 ４１ 特許請求の範囲第４０項記載のメモリシス
テムにおいて、 前記多数の段の第１の段は前記再構成ビツトパ
ターンの第１の所定ビツトを格納し、前記第１の
所定ビツトは前記ドーターボード対が交換される
べきか交換されないべきかを指定するためにコー
ド化され、前記論理ゲートの第１のゲートは前記
所定アドレスビツトの前記第１のビツトの前記状
態によつて指定される対と異なる一対の前記ドー
ターボードをアクセスするための信号を発生する
ように前記アドレス手段を条件づけるため前記所
定アドレスビツトの第１のビツトの状態の補数を
とるように前記第１の所定ビツトの第１の状態に
よつて条件づけられることを特徴とするメモリシ
ステム。 ４２ 特許請求の範囲第４０項記載のメモリシス
テムにおいて、 前記多数の段の第２の段は前記再構成ビツトパ
ターンの第２の所定ビツトを格納し、前記第２の
所定ビツトは前記ドーターボード対の半分が交換
されるべきか、交換されないべきかを指定するよ
うにコード化され、前記論理ゲートの第２のゲー
トは前記所定アドレスビツトの前記第２のビツト
の前記状態によつて指定される半分と異なる前記
ドーターボード対の前記半分をアクセスするため
信号を発生するように前記アドレス指定装置を条
件づけるための前記所定アドレスビツトの第２の
ビツトの状態の補数をとるように前記第２の所定
ビツトの第１の状態によつて条件づけられること
を特徴とするメモリシステム。 ４３ 特許請求の範囲第４０項記載のメモリシス
テムにおいて、 前記レジスタは前記メモリドーターボードの相
異なるセクシヨンのオフライン動作モードを指定
するためにコード化される前記再構成ビツトパタ
ーンの複数のビツトを格納するため複数の段を含
み、前記バス応答手段は： 前記複数の段およびバスから前記アドレス部の
前記アドレスビツトのあるビツトを受信するため
の前記バスに結合され、前記アドレスビツトの前
記あるビツトと前記コントローラメモリのどのセ
クシヨンがオフライン状態であるかを指示する信
号を発生するための前記再構成ビツトパターンの
前記複数のビツトを組合わせる入力論理手段と； 前記入力論理手段および前記信号の状態に従つ
て肯定応答信号を発生するための前記バスに結合
された出力ゲート手段と； を含むことを特徴とするメモリシステム。 ４４ 特許請求の範囲第４３項記載のシステムに
おいて、 前記入力論理手段は、一対の選択入力端子と、
各メモリコントローラに取付け可能である最大数
に対応する数の複数のデータ入力端子と、前記ゲ
ート手段に結合された出力端子とを備えたマルチ
プレクサ回路を有し、 前記入力端子対は、アドレス指定されている所
定端子を受信するため前記バスに結合され、 前記データ入力端子の各々は前記相異なるドー
ターボードが取付けられているか取付けられてい
ないかを指示する信号を受信するため前記最大数
のボードのうちの相異なる１つの結合され、 前記マルチプレクサ回路は、前記ドーターボー
ドが取付けられていないときに前記コントローラ
が前面的ポピユレートされていないことを指示す
る肯定確認信号の発生を禁止するため、前記アド
レスビツトによつて選択されたドーターボードか
ら前記出力端子へ前記信号を供給するように、前
記アドレスビツトの前記所定のビツトに応答して
作動することを特徴とするシステム。 ４５ 特許請求の範囲第４２項記載のシステムに
おいて、 前記複数の段の第３の段は前記再構成ビツトパ
ターンの第３の所定ビツトを格納し、前記第３の
所定ビツトは前記コントローラのためアドレス動
作モードを指定し、前記段の前記第３の段は前記
コントローラが作動のため電源オンであるとき第
１のアドレスモードに対応する第１の状態へ前記
段を切換えるための電源オン信号を受信するよう
に接続されたプリセツト入力端子をさらにまた含
み、かつ再構成制御セクシヨンはさらにまた； 前記複数の論理ゲートの相異なる１つおよび前
記アドレス手段に結合された複数の出力端子と、 複数の入力端子の組であつて、その入力端子の
第１の組は前記システムが第１のアドレス指定動
作モードで作動されるときコントローラアドレス
を指定するようにコード化される前記アドレスビ
ツトの第１の複数のアドレスビツトを受信するた
め前記バスに接続され、第２の組は前記システム
が第２のアドレス指定動作モードで作動されると
き前記コントローラアドレスを指定するようにコ
ード化される第２の複数の前記アドレスビツトを
受信するため前記バスに結合された前記複数の入
力端子の組と、 前記段の状態を表わす信号を受信するため前記
段の前記第３の段に結合された制御入力端子と、 を持つた選択回路を有し、 前記段は、前記第１の状態であるとき、前記第
１の複数のアドレスビツトを前記第１のアドレス
指定モードで作動するように前記アドレス手段を
条件づける前記出力端子に前記第１の複数のアド
レスビツトを印加するように前記選択回路を条件
づけ、かつ前記段の第３の段は前記メモリコマン
ドの所定タイプに応じて前記第２の状態に切換え
られるとき、前記第２のアドレス指定モードで作
動するよう前記アドレス手段を条件づける前記出
力端子に前記第２の複数のアドレスビトを印加す
るように前記選択回路を条件づける ことを特徴とするメモリシステム。 ４６ 特許請求の範囲第４５項記載のメモリシス
テムにおいて、前記第１の状態は２進“１”状態
に対応し、前記第１のアドレス指定モードはイン
ターリーブ動作モードに対応し、かつ前記第２の
状態は２進“０”状態に対応し、前記第２のアド
レス指定モードはバンク動作モードに対応するこ
とを特徴とするメモリシステム。 ４７ コントローラにより読み書きするように接
続され制御される複数の記憶モジユールのアドレ
ス指定を変更するための再構成可能なメモリコン
トローラであり、該コントローラは複数の前記メ
モリコントローラを含むシステム内で動作し、各
コントローラは前記システム内で独特な識別コー
ドにより識別されており、前記システムは前記コ
ントローラの一つに命令を送つて前記コントロー
ラの動作を制御するデータ処理装置を備えてお
り、前記命令は命令がアドレスされる特定の前記
コントローラの識別コードを含んでいる構成のも
のにおいて、 複数の状態で動作可能で、前記コントローラの
初期識別コードを表わす第１の信号群を発生する
ように作動される一組のスイツチ２１６−６と、 前記コントローラの再構成された属性を表わす
情報を保持し、前記スイツチ群で表わされるもの
とは異なる識別コードを表わす第２の信号群と前
記コントローラの他の再構成された属性を表わす
別の信号とを発生するレジスタ２１６−８と、 前記コントローラにアドレスされた再構成動作
を規定する命令に応答して、前記属性を表わす前
記命令の一部を前記レジスタにロードする回路２
１６−２と、 二つの状態で動作可能で、最初は前記第１の状
態で動作するが、前記コントローラによる前記再
構成規定命令の受信に応じて前記第２の状態での
動作に移行するようになつているモード制御エレ
メント２１６−１０と、 前記第１および第２の信号群を受信し、前記受
信した信号群の一つを表わす信号群を送信するよ
うに接続されており、前記モード制御エレメント
の第１の状態により前記第１の信号群を表わす信
号を群を送信するように制御され、第２の状態に
より前記第２の信号群を表わす信号群を送信する
ように制御されている選択スイツチ２１６−１２
と、を具備して成り、これにより前記選択スイツ
チにより送信された出力信号群が前記データ処理
装置からの命令を受信する前記コントローラの現
行識別コードを表わし、前記レジスタにより送ら
れた前記別の信号が前記コントローラの記憶モジ
ユールの再構成アドレス指定を制御するようにな
つていることを特徴とする再構成可能なメモリコ
ントローラ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US30754281A | 1981-10-01 | 1981-10-01 | |
| US307542 | 1981-10-01 | ||
| US413631 | 1989-09-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58137199A JPS58137199A (ja) | 1983-08-15 |
| JPH0470657B2 true JPH0470657B2 (ja) | 1992-11-11 |
Family
ID=23190200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171072A Granted JPS58137199A (ja) | 1981-10-01 | 1982-10-01 | 自動再構成を有するメモリシステム |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS58137199A (ja) |
| AU (1) | AU557694B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1330596C (en) * | 1986-11-19 | 1994-07-05 | Yoshiaki Nakanishi | Memory cartridge and data processing apparatus |
| US7082127B1 (en) * | 2000-07-28 | 2006-07-25 | Marconi Intellectual Property (Ringfence), Inc. | Synchronous dynamic register updating across a distributed system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1006973B (it) * | 1974-01-18 | 1976-10-20 | Honeywell Inf Systems | Apparato di riconfigurazione di memoria |
| JPS5380929A (en) * | 1976-12-27 | 1978-07-17 | Nec Corp | Memory unit |
| JPS54121623A (en) * | 1978-03-15 | 1979-09-20 | Hitachi Ltd | Auxiliary bank switching system for main memory unit |
| JPS5528101A (en) * | 1978-08-08 | 1980-02-28 | Nec Corp | Constitution control system of main memory |
| JPS5552600A (en) * | 1978-10-13 | 1980-04-17 | Nec Corp | Main memory unit |
-
1982
- 1982-09-08 AU AU88111/82A patent/AU557694B2/en not_active Ceased
- 1982-10-01 JP JP57171072A patent/JPS58137199A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58137199A (ja) | 1983-08-15 |
| AU557694B2 (en) | 1987-01-08 |
| AU8811182A (en) | 1983-04-14 |
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