JPH0471279B2 - - Google Patents
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- JPH0471279B2 JPH0471279B2 JP58064104A JP6410483A JPH0471279B2 JP H0471279 B2 JPH0471279 B2 JP H0471279B2 JP 58064104 A JP58064104 A JP 58064104A JP 6410483 A JP6410483 A JP 6410483A JP H0471279 B2 JPH0471279 B2 JP H0471279B2
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- circuit
- output
- unit
- load
- microcomputer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Static Random-Access Memory (AREA)
- Microcomputers (AREA)
Description
〔発明の利用分野〕
本発明は半導体集積回路装置に係り、マイクロ
コンピユータの如く特に高密度且つ高速な論理
LSI（Large Scale Integration）に好適な半導体
集積回路装置に関する。 〔発明の背景〕 近年に於ける半導体技術の進歩には著しいもの
がある。特にMOS（Metal Oxide
Semiconductor）の進歩は顕著であり、MOS技
術の進歩により素子の微細化が進んで、多くの回
路が数ミリ角のシリコンチツプ状に集積される様
になつてきた。 しかしながら、LSIがこの様にMOS技術によ
つて高集積化されてくると、多数のMOS（MOS
電界効果トランジスタ）で構成されている論理ユ
ニツト間の結合に於いて、特に容量性負荷が増大
し、信号伝達速度の低下が問題となりつつある。
この容量性負荷の増大は、電圧素子であるMOS
電界効果トランジスタを多数使用するところに原
因あり、MOS電界効果トランジスタの弱点が表
われてくる場合である。 第１図は従来の高集積論理LSIの典型的な例で
あるマイクロコンピユータの構成例を示したもの
である。マイクロコンピユータ１０を構成してい
る該LSIは、チツプの外枠に設けられている入出
力バツフア群１１と、マイクロプログラムROM
（Read Only Memory）ユニツト１２、マイク
ロ命令デコード・ユニツト１３、データ演算ユニ
ツト１４から構成されるデータ処理部と、デー
タ、アドレスをバツフアリングするバツフア
RAM１５と、LSI１０内の各論理ユニツトの動
作の基準となるクロツクを発生するクロツク・ド
ライバ１６と、メモリＩ／Ｏ（Input／Output；
入出力装置の入出力制御を行うＩ／Ｏユニツト１
７と、これらの論理ユニツトの一部を連結する内
部バス１８から成る。この例のように多数の論理
ユニツトが内部バス１８に連結されると各論理ユ
ニツト間のデータ転送時間は次の２点から増加す
る。 (1) 内部バス１８自体の配線容量 (2) 内部バス１８に連結される論理ユニツト全て
の入力容量、出力容量 また、各論理ユニツトに供給されるクロツクも
同様に大きな容量性負荷を有し、クロツク信号１
９の遅延も問題となる。 更に、データ処理部に於いても、マイクロプロ
グラムROM１２の出力段のラツチ１１０の出力
信号１０５（マイクロ命令）、マイクロ命令デコ
ード・ユニツト１３の出力信号１０６もそれぞれ
マイクロ命令デコード・ユニツト１３、データ演
算ユニツト１４を駆動しており、それらのユニツ
トの入力容量も制御の複雑さやデータの処理単位
（語）のビツト長の増加に伴い増大してきている。 第１図に示された各論理ユニツトに於いて、内
部バス１８及びクロツク信号１９以外で以上の説
明に使用しない信号線は次のようなものである。 (1) バツフアRAM データ信号１００、アドレス信号１０１、命令
信号１０７。 (2) Ｉ／Ｏユニツト メモリのリード・ライト信号、Ｉ／Ｏの起動信
号等からなるＩ／Ｏの出力信号群１３、メモリか
らのリード・ライト完了信号、Ｉ／Ｏからの終了
信号、割込み信号の入力信号群１０４。 更に、LSI１０に接続される外部回路も高速化
に伴い、シヨツトキTTLやECLが接続できるこ
とが要求され、容量性負荷駆動能力の増加とシン
ク電流の増加も必要となつてきた。 この様なLSI内での信号伝達遅延の増加と、
LSI外部への信号伝達遅延の増加は、何れも使用
しているMOS電界効果トランジスタの電流駆動
能力の欠如に起因するものである。 〔発明の目的〕 本発明の目的は、高集積性を阻害することなく
高速動作を可能とする半導体集積回路装置を提供
することにある。 〔発明の概要〕 本発明は、内部バスに連結されるMOS電界効
果トランジスタで構成されている論理ユニツトの
出力部（バス結合部）、入力容量負荷の重い論理
ユニツトを駆動する論理ユニツトの出力部、
PLA内のターム・ドライバ回路、プリチヤージ
回路、センス・アンプ回路等の容量性負荷の大き
いものの少なとも一部に大きな電流を採ることの
出来るバイポーラトランジスタで構成することに
より、上記目的を達成する。 〔発明の実施例〕 以上本発明の一実施例を図面に従つて説明す
る。第２図は本発明の一実施例を示すマイクロコ
ンピユータを構成するLSI２０の全体構成図であ
る。本LSI２０は、マイクロプログラムROM２
１、出力バツフア２２、マイクロ命令デコード・
ユニツト２３、出力バツフア２４、データ演算ユ
ニツト１４１、バス・ドライバ２５、バツフア
RAM１５１、バス・ドライバ２８、クロツク・
ドライバ１６１、出力バツフア２７、Ｉ／Ｏユニ
ツト１７１、バス・ドライバ２６、内部バス１８
及びこのプリチヤージ回路２９、クロツク信号１
９から成る。 以上、各構成ユニツト毎に本発明の一実施例を
説明する。 (1) マイクロプログラムROM２１と出力バツフ
ア２２ 第１図に示した従来例で、マイクロプログラム
ROM１２の出力部１１０は第３図に示したよう
にマイクロ命令を一時記憶するラツチ構造であ
る。トランスフアMOS３０のゲートに入力する
クロツク１９−ａにりROM出力データは信号線
３ａ部分に導かれ、ここに保持される。これをイ
ンバータ３１によりバツフアリングして出力信号
３ｂを次段へ伝える。インバータ３１の構成は第
４図に示す如くCMOS構造である。次段の容量
性負荷が大きい場合、第２図に示したマイクロプ
ログラムROM２１の出力部２１０及び出力バツ
フア２２は第５図の如く構成することにより信号
遅延の増加を抑えることが出来る。すなわち、第
３図あるいは第４図に於けるインバータ３１を構
成するPMOSトランジスタ５０のドレイン５６、
NMOSトランジスタ５１のソース５７、ドレイ
ン５８を開放しておく。これらを出力バツフア２
２の一部を構成するNPNトランジスタ５２，５
３及び抵抗性素子５４，５５とを接続することに
より、NPNトランジスタの電流駆動能力をもつ
た出力信号２０１が得られる。負荷の小さい部分
については出力バツフア２２内のNPNトランジ
スタ、抵抗性素子を省略し、第３図あるいは第４
図に示したMOSのみのインバータとしてもよい。 (2) マイクロ命令デコード・ユニツト２３と出力
バツフア２４ マイクロ命令デコード・ユニツトはPLAやラ
ンダム・ゲートで構成されるが、本実施例では
PLAによる構成例について示す、第１図に示し
た従来のマイクロ命令デコード・ユニツト１３の
内部構成は第６図に示したようにPLA６００、
クロツク・ゲート群６３，６４から成り、PLA
６００はアンド・アレイ６０とオア・アレイ６
１，６２から成る。ここでPLA６００の従来構
成は省略し、クロツク・ゲート群６３の構成につ
いて示す。第７図はクロツク・ゲート群６３の内
部構成を示したもので、クロツク・ゲート７０は
PLA６００のオア・アレイ６１の出力６ａ−１
とクロツク１９−ａのNOP論理をとる。この出
力６ｃ−１は次段のデータ演算ユニツト１４を制
御する。クロツク・ゲート７０の構成は第８図に
示す如くCMOS構造である。この場合も容量性
負荷大のものに対し、第９図に示すように直列に
２つ接続されたPMOSの一端のドレイン１００
６、並列に接続されたNMOSのソース１００７、
ドレイン１００８を開放しておき第５図の出力バ
ツフア２２と全く同様に構成される出力バツフア
２４に接続される。 以上の如く、NPNトランジスタと抵抗性素子
で構成された出力バツフア２２，２４は従来の
CMOS構造に容易に接続することができる。ま
た、電流駆動力が大きいため、次段に高速に信号
を伝達することができる。 次にPLA本体の一実施例を第１０図、第１１
図を用いて説明する。 第１０図はPLAの構成図であり、入力バツフ
ア１０００、アンド・アレイ１２０１、ターム・
ドライバ９２、プリチヤージ回路９５、オア・ア
レイ１２０５から成る。本実施例はダイナミツク
形である。その動作原理はROMと同様である。
ただ、PLAはその性質上、入力はROMのように
アドレスとは限らず、各種のパターンである場合
が多い。従つて、アンド・アレイ１２０１は入力
バツフア１０００を介して入力するパターンのア
ンド条件をとつて、これが成立したタームをアク
テイブにする。アクテイブとなつたタームに応じ
て、オア・アレイ１２０５のターム方向に配置さ
れたMOSトランジスタの有無（有：１、無：０）
により得られるパターンを出力する。 ところで、前記アンド・アレイ１２０１に入力
するパターンが、例えば、“0000”と“0001”と
でオア・アレイ１２０５のターム入力が一致（同
一パターンを出力）する場合、アンド・アレイ１
２０１のパターン・デコーダの１つ（アンド論
理）は前の３ビツト“000”のみの論理和をとれ
ばよい。最下位ビツトは考慮する必要がないた
め、ROMのアドレス・デコーダに置換えれば、
部分的なデコードに相当する。第１０図のPLA
についての動作を以下に示す。 (a) プリチヤージ クロツク１９−ａによりマルチ・エミツタの
NPNトランジスタ９５によりビツト線９９他を
“１”にプリチヤージする十方、NMOSトランジ
スタ９８によるターム線１００２を“０”にデイ
スチヤージする。この間、NOR構成のアンド・
アレイ１２０１のデコードを完了しておき、この
結果の出力信号１００３は“１”となる。プリチ
ヤージ中はクロツク１９−ａと位相の逆なクロツ
ク１９−ｂがNPNトランジスタ９２のゴレクタ
に入力しているのでターム線１００２は駆動され
ない。 (b) ビツト線のデイスチヤージ ビツト線プリチヤージ用のNPNトランジスタ
９５、ターム線デイスチヤージ用のNMOSトラ
ンジスタ９８はオフし、NPNトランジスタ９２
がオンするのでターム線１００２は高速に“１”
へチヤージされ、オア・アレイ１２０５中のター
ム線１００２に接線されたNMOSトランジスタ
９４等に接線されたビツト線のデイスチヤージが
開始される。 ところで、第１０図のPLA構成例はアンド・
アレイ１２０１の左右にオア・アレイが配置され
るのでオア・アレイ中のNMOSトランジスタ９
４等はアンド・アレイ中のNMOSトランジスタ
の２倍以上の大きさで構成することが出来、高速
なデイスチヤージが可能となる。本発明になる第
１０図のPLAの一部９０のパターンを第１１図
に示す。 (3) データ演算ユニツト１４１ 第１２図はデータ演算ユニツト１４１の構成を
示したもので、第１図のユニツト１４と基本的に
構成は同じであるが、バス４００，４０１，４０
２，４０３，４０４，４０５のプリチヤージ回路
４６１，４６２がNPNバイポーラトランジスタ
で構成されている点が異なる。プリチヤージ回路
４６１，４６２は前記したPLAのプリチヤージ
回路９５と同様で、クロツク１９−ａがベース
に、電源Vccがコレクタに、バスがエミツタに接
続されるマルチ・エミツタ構成である。データ演
算ユニツト１４１内のバスも内部バス１８と同様
に下記回路がバス４００〜４０５に接続されるた
め容量性負荷大である。 バス４００〜４０５に接続される回路とは、デ
ータ・レジスタ群（RAM）４１、データ演算回
路４０、アドレス・レジスタ群（RAM）４３、
アドレス演算回路４２、出力用アドレス・レジス
タ４４、データの入出力バツフア４５等である。
要素４７〜４９はバス４００と４０２，４０１と
４０３，４０４と４０５間のスイツチであり、こ
のためプリチヤージ回路４６１，４６２の２つが
必要である。 以上、バス４００〜４０５をNPNトランジス
タにより高速プリチヤージすることにより、１つ
のマイクロ命令実行サイクルの中で演算に必要と
する割合いが増え、全体としても高速動作が可能
となる。 (4) 内部バス１８のプリチヤージ回路２９とバ
ス・ドライバ２５，２６，２８ 第１３図は内部バス１８のプリチヤージ回路２
９とバス１８に接続されるバス・ドライバ２５，
２６，２８の出力部についての構成を示したもの
である。バス・ドライバ２５を例として説明す
る。 内部バス１８のプリチヤージ回路２９内の
NPNトランジスタ１３０はクロツク１９−ａに
よりバス１８−１をプリチヤージ（“１”）する。
データ演算ユニツト１４１内のデータ入出力バツ
フア４５の内容を内部バス１８に出力する場合、
マイクロ命令の指定により前記したマイクロ命令
デコード・ユニツト２３及び出力バツフア２４を
経由した１つの制御信号１３４がクロツク１９−
ｂに同期して“０”となる。この状態でデータ入
出力バツフア４５の１つの出力信号１３３が
“０”ならばバス１８−１をNORゲート１３２、
NPNトランジスタ１３１により“０”に引き抜
き、出力信号１３３が“１”ならばバス１８−１
を引き抜かないため、“１”となる。 以上のように、プリチヤージとデイスチヤージ
の組合せで内部バス１８のスリー・ステートを実
現する。 尚、Ｉ／Ｏユニツト１７１からのデータ入出力
は割込みに伴うベクタ・アドレスの出力及びその
設定のための入力等である。また、バツフア
RAM１５１は命令のキユー機構またはキヤツシ
ユ・メモリ、メモリ管理機構が含まれる。 (5) クロツク・ドライバ１６と出力バツフア２７ 第５図と同様である。 上記実施例に依れば、例えば、マイクロコンピ
ユータの内部バスに連結される論理ユニツトの出
力部、バスのプリチヤージ回路に、バイポーラト
ランジスタにより構成されているバイポーラバツ
フアを挿介して、該バツフアより前段の出力を電
流増幅して、次段の論理ユニツトを強力に駆動す
ることにより、MOS電界効果トランジスタの集
積度を高めて容量性の負荷が増大しても、各要素
間或いは各論理ブロツク間に於いて信号伝達遅延
を起すことを防止し、高速度を保持しつつ半導体
回路の集積度を高める効果がある。尚、上記バイ
ポーラバツフアは、数ミリ角のシリコンチツプ状
に要素或いはブロツクと一緒に形成することが出
来る。 〔発明の効果〕 以上記述した如く本発明の半導体集積回路装置
に依れば、該集積回路装置を構成する内部バスに
連結される論理ユニツトの出力部に少なくとも一
部がバイポーラトランジスタにより構成されるバ
ツフア回路を介在させることにより、高速度を保
持しつつ半導体集積回路装置の集積度を高めるこ
とが出来る。
コンピユータの如く特に高密度且つ高速な論理
LSI（Large Scale Integration）に好適な半導体
集積回路装置に関する。 〔発明の背景〕 近年に於ける半導体技術の進歩には著しいもの
がある。特にMOS（Metal Oxide
Semiconductor）の進歩は顕著であり、MOS技
術の進歩により素子の微細化が進んで、多くの回
路が数ミリ角のシリコンチツプ状に集積される様
になつてきた。 しかしながら、LSIがこの様にMOS技術によ
つて高集積化されてくると、多数のMOS（MOS
電界効果トランジスタ）で構成されている論理ユ
ニツト間の結合に於いて、特に容量性負荷が増大
し、信号伝達速度の低下が問題となりつつある。
この容量性負荷の増大は、電圧素子であるMOS
電界効果トランジスタを多数使用するところに原
因あり、MOS電界効果トランジスタの弱点が表
われてくる場合である。 第１図は従来の高集積論理LSIの典型的な例で
あるマイクロコンピユータの構成例を示したもの
である。マイクロコンピユータ１０を構成してい
る該LSIは、チツプの外枠に設けられている入出
力バツフア群１１と、マイクロプログラムROM
（Read Only Memory）ユニツト１２、マイク
ロ命令デコード・ユニツト１３、データ演算ユニ
ツト１４から構成されるデータ処理部と、デー
タ、アドレスをバツフアリングするバツフア
RAM１５と、LSI１０内の各論理ユニツトの動
作の基準となるクロツクを発生するクロツク・ド
ライバ１６と、メモリＩ／Ｏ（Input／Output；
入出力装置の入出力制御を行うＩ／Ｏユニツト１
７と、これらの論理ユニツトの一部を連結する内
部バス１８から成る。この例のように多数の論理
ユニツトが内部バス１８に連結されると各論理ユ
ニツト間のデータ転送時間は次の２点から増加す
る。 (1) 内部バス１８自体の配線容量 (2) 内部バス１８に連結される論理ユニツト全て
の入力容量、出力容量 また、各論理ユニツトに供給されるクロツクも
同様に大きな容量性負荷を有し、クロツク信号１
９の遅延も問題となる。 更に、データ処理部に於いても、マイクロプロ
グラムROM１２の出力段のラツチ１１０の出力
信号１０５（マイクロ命令）、マイクロ命令デコ
ード・ユニツト１３の出力信号１０６もそれぞれ
マイクロ命令デコード・ユニツト１３、データ演
算ユニツト１４を駆動しており、それらのユニツ
トの入力容量も制御の複雑さやデータの処理単位
（語）のビツト長の増加に伴い増大してきている。 第１図に示された各論理ユニツトに於いて、内
部バス１８及びクロツク信号１９以外で以上の説
明に使用しない信号線は次のようなものである。 (1) バツフアRAM データ信号１００、アドレス信号１０１、命令
信号１０７。 (2) Ｉ／Ｏユニツト メモリのリード・ライト信号、Ｉ／Ｏの起動信
号等からなるＩ／Ｏの出力信号群１３、メモリか
らのリード・ライト完了信号、Ｉ／Ｏからの終了
信号、割込み信号の入力信号群１０４。 更に、LSI１０に接続される外部回路も高速化
に伴い、シヨツトキTTLやECLが接続できるこ
とが要求され、容量性負荷駆動能力の増加とシン
ク電流の増加も必要となつてきた。 この様なLSI内での信号伝達遅延の増加と、
LSI外部への信号伝達遅延の増加は、何れも使用
しているMOS電界効果トランジスタの電流駆動
能力の欠如に起因するものである。 〔発明の目的〕 本発明の目的は、高集積性を阻害することなく
高速動作を可能とする半導体集積回路装置を提供
することにある。 〔発明の概要〕 本発明は、内部バスに連結されるMOS電界効
果トランジスタで構成されている論理ユニツトの
出力部（バス結合部）、入力容量負荷の重い論理
ユニツトを駆動する論理ユニツトの出力部、
PLA内のターム・ドライバ回路、プリチヤージ
回路、センス・アンプ回路等の容量性負荷の大き
いものの少なとも一部に大きな電流を採ることの
出来るバイポーラトランジスタで構成することに
より、上記目的を達成する。 〔発明の実施例〕 以上本発明の一実施例を図面に従つて説明す
る。第２図は本発明の一実施例を示すマイクロコ
ンピユータを構成するLSI２０の全体構成図であ
る。本LSI２０は、マイクロプログラムROM２
１、出力バツフア２２、マイクロ命令デコード・
ユニツト２３、出力バツフア２４、データ演算ユ
ニツト１４１、バス・ドライバ２５、バツフア
RAM１５１、バス・ドライバ２８、クロツク・
ドライバ１６１、出力バツフア２７、Ｉ／Ｏユニ
ツト１７１、バス・ドライバ２６、内部バス１８
及びこのプリチヤージ回路２９、クロツク信号１
９から成る。 以上、各構成ユニツト毎に本発明の一実施例を
説明する。 (1) マイクロプログラムROM２１と出力バツフ
ア２２ 第１図に示した従来例で、マイクロプログラム
ROM１２の出力部１１０は第３図に示したよう
にマイクロ命令を一時記憶するラツチ構造であ
る。トランスフアMOS３０のゲートに入力する
クロツク１９−ａにりROM出力データは信号線
３ａ部分に導かれ、ここに保持される。これをイ
ンバータ３１によりバツフアリングして出力信号
３ｂを次段へ伝える。インバータ３１の構成は第
４図に示す如くCMOS構造である。次段の容量
性負荷が大きい場合、第２図に示したマイクロプ
ログラムROM２１の出力部２１０及び出力バツ
フア２２は第５図の如く構成することにより信号
遅延の増加を抑えることが出来る。すなわち、第
３図あるいは第４図に於けるインバータ３１を構
成するPMOSトランジスタ５０のドレイン５６、
NMOSトランジスタ５１のソース５７、ドレイ
ン５８を開放しておく。これらを出力バツフア２
２の一部を構成するNPNトランジスタ５２，５
３及び抵抗性素子５４，５５とを接続することに
より、NPNトランジスタの電流駆動能力をもつ
た出力信号２０１が得られる。負荷の小さい部分
については出力バツフア２２内のNPNトランジ
スタ、抵抗性素子を省略し、第３図あるいは第４
図に示したMOSのみのインバータとしてもよい。 (2) マイクロ命令デコード・ユニツト２３と出力
バツフア２４ マイクロ命令デコード・ユニツトはPLAやラ
ンダム・ゲートで構成されるが、本実施例では
PLAによる構成例について示す、第１図に示し
た従来のマイクロ命令デコード・ユニツト１３の
内部構成は第６図に示したようにPLA６００、
クロツク・ゲート群６３，６４から成り、PLA
６００はアンド・アレイ６０とオア・アレイ６
１，６２から成る。ここでPLA６００の従来構
成は省略し、クロツク・ゲート群６３の構成につ
いて示す。第７図はクロツク・ゲート群６３の内
部構成を示したもので、クロツク・ゲート７０は
PLA６００のオア・アレイ６１の出力６ａ−１
とクロツク１９−ａのNOP論理をとる。この出
力６ｃ−１は次段のデータ演算ユニツト１４を制
御する。クロツク・ゲート７０の構成は第８図に
示す如くCMOS構造である。この場合も容量性
負荷大のものに対し、第９図に示すように直列に
２つ接続されたPMOSの一端のドレイン１００
６、並列に接続されたNMOSのソース１００７、
ドレイン１００８を開放しておき第５図の出力バ
ツフア２２と全く同様に構成される出力バツフア
２４に接続される。 以上の如く、NPNトランジスタと抵抗性素子
で構成された出力バツフア２２，２４は従来の
CMOS構造に容易に接続することができる。ま
た、電流駆動力が大きいため、次段に高速に信号
を伝達することができる。 次にPLA本体の一実施例を第１０図、第１１
図を用いて説明する。 第１０図はPLAの構成図であり、入力バツフ
ア１０００、アンド・アレイ１２０１、ターム・
ドライバ９２、プリチヤージ回路９５、オア・ア
レイ１２０５から成る。本実施例はダイナミツク
形である。その動作原理はROMと同様である。
ただ、PLAはその性質上、入力はROMのように
アドレスとは限らず、各種のパターンである場合
が多い。従つて、アンド・アレイ１２０１は入力
バツフア１０００を介して入力するパターンのア
ンド条件をとつて、これが成立したタームをアク
テイブにする。アクテイブとなつたタームに応じ
て、オア・アレイ１２０５のターム方向に配置さ
れたMOSトランジスタの有無（有：１、無：０）
により得られるパターンを出力する。 ところで、前記アンド・アレイ１２０１に入力
するパターンが、例えば、“0000”と“0001”と
でオア・アレイ１２０５のターム入力が一致（同
一パターンを出力）する場合、アンド・アレイ１
２０１のパターン・デコーダの１つ（アンド論
理）は前の３ビツト“000”のみの論理和をとれ
ばよい。最下位ビツトは考慮する必要がないた
め、ROMのアドレス・デコーダに置換えれば、
部分的なデコードに相当する。第１０図のPLA
についての動作を以下に示す。 (a) プリチヤージ クロツク１９−ａによりマルチ・エミツタの
NPNトランジスタ９５によりビツト線９９他を
“１”にプリチヤージする十方、NMOSトランジ
スタ９８によるターム線１００２を“０”にデイ
スチヤージする。この間、NOR構成のアンド・
アレイ１２０１のデコードを完了しておき、この
結果の出力信号１００３は“１”となる。プリチ
ヤージ中はクロツク１９−ａと位相の逆なクロツ
ク１９−ｂがNPNトランジスタ９２のゴレクタ
に入力しているのでターム線１００２は駆動され
ない。 (b) ビツト線のデイスチヤージ ビツト線プリチヤージ用のNPNトランジスタ
９５、ターム線デイスチヤージ用のNMOSトラ
ンジスタ９８はオフし、NPNトランジスタ９２
がオンするのでターム線１００２は高速に“１”
へチヤージされ、オア・アレイ１２０５中のター
ム線１００２に接線されたNMOSトランジスタ
９４等に接線されたビツト線のデイスチヤージが
開始される。 ところで、第１０図のPLA構成例はアンド・
アレイ１２０１の左右にオア・アレイが配置され
るのでオア・アレイ中のNMOSトランジスタ９
４等はアンド・アレイ中のNMOSトランジスタ
の２倍以上の大きさで構成することが出来、高速
なデイスチヤージが可能となる。本発明になる第
１０図のPLAの一部９０のパターンを第１１図
に示す。 (3) データ演算ユニツト１４１ 第１２図はデータ演算ユニツト１４１の構成を
示したもので、第１図のユニツト１４と基本的に
構成は同じであるが、バス４００，４０１，４０
２，４０３，４０４，４０５のプリチヤージ回路
４６１，４６２がNPNバイポーラトランジスタ
で構成されている点が異なる。プリチヤージ回路
４６１，４６２は前記したPLAのプリチヤージ
回路９５と同様で、クロツク１９−ａがベース
に、電源Vccがコレクタに、バスがエミツタに接
続されるマルチ・エミツタ構成である。データ演
算ユニツト１４１内のバスも内部バス１８と同様
に下記回路がバス４００〜４０５に接続されるた
め容量性負荷大である。 バス４００〜４０５に接続される回路とは、デ
ータ・レジスタ群（RAM）４１、データ演算回
路４０、アドレス・レジスタ群（RAM）４３、
アドレス演算回路４２、出力用アドレス・レジス
タ４４、データの入出力バツフア４５等である。
要素４７〜４９はバス４００と４０２，４０１と
４０３，４０４と４０５間のスイツチであり、こ
のためプリチヤージ回路４６１，４６２の２つが
必要である。 以上、バス４００〜４０５をNPNトランジス
タにより高速プリチヤージすることにより、１つ
のマイクロ命令実行サイクルの中で演算に必要と
する割合いが増え、全体としても高速動作が可能
となる。 (4) 内部バス１８のプリチヤージ回路２９とバ
ス・ドライバ２５，２６，２８ 第１３図は内部バス１８のプリチヤージ回路２
９とバス１８に接続されるバス・ドライバ２５，
２６，２８の出力部についての構成を示したもの
である。バス・ドライバ２５を例として説明す
る。 内部バス１８のプリチヤージ回路２９内の
NPNトランジスタ１３０はクロツク１９−ａに
よりバス１８−１をプリチヤージ（“１”）する。
データ演算ユニツト１４１内のデータ入出力バツ
フア４５の内容を内部バス１８に出力する場合、
マイクロ命令の指定により前記したマイクロ命令
デコード・ユニツト２３及び出力バツフア２４を
経由した１つの制御信号１３４がクロツク１９−
ｂに同期して“０”となる。この状態でデータ入
出力バツフア４５の１つの出力信号１３３が
“０”ならばバス１８−１をNORゲート１３２、
NPNトランジスタ１３１により“０”に引き抜
き、出力信号１３３が“１”ならばバス１８−１
を引き抜かないため、“１”となる。 以上のように、プリチヤージとデイスチヤージ
の組合せで内部バス１８のスリー・ステートを実
現する。 尚、Ｉ／Ｏユニツト１７１からのデータ入出力
は割込みに伴うベクタ・アドレスの出力及びその
設定のための入力等である。また、バツフア
RAM１５１は命令のキユー機構またはキヤツシ
ユ・メモリ、メモリ管理機構が含まれる。 (5) クロツク・ドライバ１６と出力バツフア２７ 第５図と同様である。 上記実施例に依れば、例えば、マイクロコンピ
ユータの内部バスに連結される論理ユニツトの出
力部、バスのプリチヤージ回路に、バイポーラト
ランジスタにより構成されているバイポーラバツ
フアを挿介して、該バツフアより前段の出力を電
流増幅して、次段の論理ユニツトを強力に駆動す
ることにより、MOS電界効果トランジスタの集
積度を高めて容量性の負荷が増大しても、各要素
間或いは各論理ブロツク間に於いて信号伝達遅延
を起すことを防止し、高速度を保持しつつ半導体
回路の集積度を高める効果がある。尚、上記バイ
ポーラバツフアは、数ミリ角のシリコンチツプ状
に要素或いはブロツクと一緒に形成することが出
来る。 〔発明の効果〕 以上記述した如く本発明の半導体集積回路装置
に依れば、該集積回路装置を構成する内部バスに
連結される論理ユニツトの出力部に少なくとも一
部がバイポーラトランジスタにより構成されるバ
ツフア回路を介在させることにより、高速度を保
持しつつ半導体集積回路装置の集積度を高めるこ
とが出来る。
第１図は従来のマイクロコンピユータの一例を
示す構成図、第２図は本発明になるマイクロコン
ピユータの一例を示す構成図、第３図は第１図で
示したマイクロプログラムROMの出力ラツチを
示す回路図、第４図はCMOSインバータの構成
図、第５図は本発明のラツチと出力バツフア構成
図、第６図はPLAの構成図、第７図はクロツ
ク・ゲート群の構成図、第８図はCMOSのNOR
ゲートの構成図、第９図は本発明になるクロツ
ク・ゲート群のCMOS部分の構成図、第１０図
は本発明になるPLAの詳細構成図、第１１図は
本発明のPLAの詳細パターン図、第１２図は本
発明の他の実施例であるデータ演算ユニツトの構
成図、第１３図は内部バスのプリチヤージ・デイ
スチヤージを示す図である。 ２１０…出力部、２２，２４，２７…出力バツ
フア、２５，２６，２８…バスドライバ、２９，
４６１，４６２…プリチヤージ回路、５２，５
３，９０，９２，１３０，１３１…NPNトラン
ジスタ。
示す構成図、第２図は本発明になるマイクロコン
ピユータの一例を示す構成図、第３図は第１図で
示したマイクロプログラムROMの出力ラツチを
示す回路図、第４図はCMOSインバータの構成
図、第５図は本発明のラツチと出力バツフア構成
図、第６図はPLAの構成図、第７図はクロツ
ク・ゲート群の構成図、第８図はCMOSのNOR
ゲートの構成図、第９図は本発明になるクロツ
ク・ゲート群のCMOS部分の構成図、第１０図
は本発明になるPLAの詳細構成図、第１１図は
本発明のPLAの詳細パターン図、第１２図は本
発明の他の実施例であるデータ演算ユニツトの構
成図、第１３図は内部バスのプリチヤージ・デイ
スチヤージを示す図である。 ２１０…出力部、２２，２４，２７…出力バツ
フア、２５，２６，２８…バスドライバ、２９，
４６１，４６２…プリチヤージ回路、５２，５
３，９０，９２，１３０，１３１…NPNトラン
ジスタ。
Claims (1)
- 【特許請求の範囲】 １ 内部バスに連結されるMOS電界効果トラン
ジスタを含む論理ユニツトのバス結合回路の少な
くとも一部をバイポーラトランジスタで構成し、
上記バイポーラトランジスタは負荷を駆動する回
路の一部であることを特徴とする半導体集積回路
装置。 ２ 特許請求の範囲第１項において、 内部バスのプリチヤージ回路に負荷を駆動する
ためのバイポーラトランジスタを具備することを
特徴とする半導体集積回路装置。 ３ 命令をデコードする命令デコーダ、デコード
された命令によつて演算を行い、その出力部が内
部バスに接続される演算ユニツト、各ユニツトに
クロツクを供給するクロツク供給手段を備え、主
としてMOS電界効果トランジスタで構成される
マイクロコンピユータにおいて、 上記命令デコーダと上記演算ユニツトとの結合
部、上記演算ユニツトの出力部の少なくともいず
れか１つの部分に負荷を駆動するためのバイポー
ラトランジスタを具備することを特徴とするマイ
クロコンピユータ。 ４ 特許請求の範囲第３項において、 上記命令デコーダに供給する命令を記憶するマ
イクロプログラムROMを備え、そのマイクロプ
ログラムROMの出力部に負荷を駆動するための
バイポーラトランジスタを具備することを特徴と
するマイクロコンピユータ。 ５ 特許請求の範囲第３項または第４項におい
て、 上記命令デコーダはターム・ドライバ回路、プ
リチヤージ回路、センス・アンプ回路の少なくと
も一部に負荷を駆動するためのバイポーラトラン
ジスタを含むPLA回路を具備することを特徴と
するマイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064104A JPS59188959A (ja) | 1983-04-11 | 1983-04-11 | 半導体集積回路装置及びマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064104A JPS59188959A (ja) | 1983-04-11 | 1983-04-11 | 半導体集積回路装置及びマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59188959A JPS59188959A (ja) | 1984-10-26 |
| JPH0471279B2 true JPH0471279B2 (ja) | 1992-11-13 |
Family
ID=13248433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58064104A Granted JPS59188959A (ja) | 1983-04-11 | 1983-04-11 | 半導体集積回路装置及びマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188959A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3672030D1 (de) * | 1985-01-30 | 1990-07-19 | Toshiba Kawasaki Kk | Halbleitervorrichtung und methode zu deren herstellung. |
| JPS62245656A (ja) * | 1986-04-18 | 1987-10-26 | Oki Electric Ind Co Ltd | 信号処理用ｌｓｉ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698783A (en) * | 1980-01-09 | 1981-08-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS59104256U (ja) * | 1982-12-29 | 1984-07-13 | 松下電器産業株式会社 | マイクロコンピユ−タの入出力拡張装置 |
-
1983
- 1983-04-11 JP JP58064104A patent/JPS59188959A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59188959A (ja) | 1984-10-26 |
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