JPH0472583A - テスト用スキャン回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、大規模集積回路（ＬＳＩ）のテストを行うス
キャン回路装置に関する。

［従来の技術］ ＬＳＩのプロセス上の欠陥を発見しＬＳＩの良否を判断
するために、ＬＳＩ内に構成されている内部レジスタに
テスト用のスキャンデータを供給可能としたテスト用ス
キャン回路装置は、従来第１３図に示すように、フリッ
プフロップ回路におけるデータ入力部分とクロック信号
入力部分とにマルチプレクサを設け、通常動作時は通常
時のクロック信号と通常時の入力データを選択し、スキ
ャン時にはスキャンクロック信号とスキャンデータとを
選択する。これらの選択はテストコントロール信号にて
行なわれる。又、フリップフロップ回路に非同期のセッ
ト又はリセット又はその両方が設けられている場合には
、七ノド又はリセント信号入力端子の前段にゲートを設
け、テストコントール信号によって通常状態ではセット
やリセット信号が有効になり、スキャン時やテスト時に
はセットやリセット信号が無効になるようにしている。

又、ラッチセルに関しては、通常動作特使用するラッチ
をマスター側として、スキャン用にスレーブラッチを追
加したものを使用し、一つのフリップフロ、ブ回路のス
キャンデータ出力５ｏｕｔが他のスキャン回路のスキャ
ンデータ人力Ｓｉｎに接続され、テスト時には一つのシ
フトレジスタとして動作させていた。

さらに第９図を参照し詳細に説明する。マルチプレクサ
４００には、通常動作時におけるクロック信号であるノ
ーマルクロック信号と、テスト時におけるスキャンクロ
ック信号とが供給され、通常動作時とテスト時とを切り
替えるテスト制御信号が供給されることでマルチプレク
サ４００は上記のいずれかのクロック信号を選択しこれ
を送出する。

このようなマルチプレクサ４００の出力側は、インバー
タ２に接続され、選択されたクロック信号のレベルが反
転した反転クロック信号（図内ではｊにて示す）がイン
バータ２より送出され、又、インバータ２の出力側はイ
ンバータ３に接続され選択されたクロック信号（図内で
はφにて示す）がインバータ３より送出される。

一方、マルチプレクサ４０１には、通常動作時における
入力データであるノーマルデータと、テスト時における
入力データであるスキャンデータとが供給され、通常動
作時とテスト時とを切り替えるテスト制御信号が供給さ
れることでマルチプレクサ４０１は上記のいずれかのデ
ータを選択しこれを送出する。このようなマルチプレク
サ４゜Ｉの出力側は、ローアクティブなトランスミ、ン
ヨンゲート５に接続され、トランスミッションゲート５
の出力側はハイアクティブなトランスミソシ３ンゲー・
トロ及びインバータ１０に接続される。インバータｌＯ
の出力側は次段のハイアクティブなトランスミッション
ゲート７に接続される。一方、トランスミフシ１ンゲー
ト６の出力側はインバータ１１、インバータ１０を介し
てトランスミッションゲート６の入力側に接続される。

尚、上記のトランスミ２シＪンゲート５，６、インバー
タ１０゜１１にてラッチ回路を構成しており、トランス
ミッションゲート５のディスエイプル端子及びトランス
ミッションゲート６のイネイブル端子には、上述した選
択されたクロック信号が供給され、トランスミソシコン
ゲート５のイネイブル端子及びトランスミ、ンヨンゲー
ト６のディスエイプル端子には、上述した選択されたク
ロック信号が反転された反転クロック信号が供給される
。よって、上記クロ７り信号がＯのときにはトランスミ
ッションゲート５がオン状態、トランスミソシコンゲー
ト６がオフ状態となりマルチプレクサ４０１が送出する
データをインバータ１０を介してトランスミソシコンゲ
ート７に送出する。一方、上記クロック信号が１のとき
には、トランスミッションゲート５がオフ状態、トラン
スミッションゲート６がオン状態となり、上記クロック
信号が１に変化する直前にトランスミノシコンゲート５
より送出されていたデータがトランスミソシコンゲート
６、インバータ１０．１１にて構成される回路部分にて
保持される。

トランスミノンヨンゲート７の出力側は、ローアクティ
ブなトランスミッションゲート９に接続されるとともに
インバータ１６を介して通常動作時において出力データ
が送出されるデータ出力端子３１に接続され、又、イン
バータ１３及び１５を介して通常動作時において反転さ
れた出力データが送出される反転データ出力端子３０に
接続される。又、インバータ１３の出力側は、テスト動
作時における出力データを送出するテスト時データ出力
端子３２に接続される。

トランスミッションケート９の出力側はインバータ１４
．１３を介してトランスミッションゲート９の入力側に
接続される。又、トランスミ／ジョンゲート７のイネイ
ブル端子及びトランスミ、ジョンゲート９のディスエイ
プル端子には上述した／−マルクロノク信号あるいはス
キャンクロック信号が供給され、トランスミノンヨンゲ
ート７は上記のいずれかのクロック信号が１の場合にオ
ン状態、上記信号がＯの場合にオフ状態となり、トラン
スミ、ンヨンゲート９は上記のいずれかのクロック信号
が○の場合にオン状態、上記信号が１の場合にオフ状態
となる。

よって、マルチプレクサ４０１より送出されるノーマル
データあるいはスキャンデータは、上記クロック信号が
Ｏのとき場合にトランスミッンヨンゲート５を通過し、
次に上記クロック信号が１の状態に変化したとき保持さ
れているデータがトランスミッションゲート７を通過し
インバータ１６を介してデータ出力端子３１へ送出され
、インバータ１３を介してテスト時データ出力端子３２
へ送出され、インバータ１３．１５を介して反転データ
出力端子３０へ送出される。そして次に上記クロック信
号がＯの状態にあるときには各出力端子３工ないし３２
は現データを出力し続ける。

以上説明した回路構成にて一つのスキャンレジスタを構
成しており、上述したようにこのようなスキャンレジス
タのテスト時データ出力端子３２が次段のスキャンレジ
スタのスキャンデータ入力に接続されることで、複数段
のスキャンレジスタが構成され従来のテスト用スキャン
回路装置を構成する。このようなテストスキャン回路装
置におけるテスト時の動作を以下に説明する。

テスト動作を行わせるためにテスト制御信号の信号レベ
ルを１にすることによって、マルチプレクサ４００はノ
ーマルクロック信号の供給を遮断しスキャンクロック信
号を通過させ、マルチプレクサ４０１はノーマルデータ
入力を遮断しスキャンデータを通過させる。したがって
マルチプレクサ４０１を介して供給されるスキャンデー
タは、マルチプレクサ４００を介して供給されるスキャ
ンクロック信号に同期して順次ノットされる。そして第
１Ｏ図ａ、ｃに示すように、時刻ｔ１におけるスキャン
クロック信号の立上りにてスキャンデータカスべてのス
キャンレジスタにラッチされたとする。この時点よりテ
スト用スキャン回路装置より送出される信号がスキャン
により外部より与えられたデータとなるのでテストが開
始される。

このテスト結果をテスト用スキャン回路装置にう。

チするために、第１０図すに示すように時刻ｔ２からｔ
３の間、テスト制御信号の信号レベルをＯとし／−マル
データがスキャンレジスタに供給されるようにする。そ
してテスト結果データがテスト用スキャン回路に入力さ
れた後、第１０図す、ｃに示すように時刻ｔ３にてテス
ト制御信号の信号レベルを１にするとともに同時にスキ
ャンクロック信号を１に立上げこのテスト結果データを
ラッチする。この後、供給されるスキャンクロック信号
に同期してテスト結果データはノットされ順次外部へ送
出される。尚、このとき次の新たなスキャンデータがス
キャンクロック信号に同期して外部より供給される。以
上の動作を繰り返しテストを進めていく。

［発明が解決しようとする課題１ 上述のように、スキャンデータをスキャンする場合には
従来スキャンクロック信号のみにて行う。

このようなシフト動作を行う場合には、各テスト用スキ
ャン回路に供給されるスキャンクロック信号においてク
ロノクス牛ニーと呼ばれる位相のずれの時間差を小さく
しなければならない。上記時間差が大きい場合には、ス
キャンデータをスキャンさせていくとき、スキャンデー
タが破壊される可能性があるという問題点がある。例え
ば、第１１図に示すようにスキャンレジスタ２００のテ
スト時データ出力端子２００ａが他のスキャンレジスタ
２０１のスキャンデータ入力に接続されているが、ゲー
トアレイなどにて自動配置配線を行った場合など、距離
的に両レジスタ２００，２０１が大きく離れる場合があ
る。このような場合に、スキャンレジスタ２００，２０
１の各スキャンクロック信号入力端子へ供給されるスキ
ャンクロック信号において第１２図に示すＡ点、Ｂ点に
おけるように位相がずれ、上述したクロックスキューが
発生する場合がある。

テスト時にスキャン動作を行うときにスキャンクロック
信号の立上りにて前段のスキャンレジスタが送出するス
キャンデータをラッチすることによってシフト動作を行
うが、上述したようなり口。

クス牛ニーが発生することにより前段のスキャンレジス
タに供給されるスキャンクロック信号の方が後段のスキ
ャンレジスタに供給されるスキャンクロック信号よりも
早く立上ると、前段のスキャンレジスタのスキャンデー
タをう、チする前に前段のスキャンレジスタが送出する
スキャンデータが変化してしまうことになり、正常なシ
フト動作ができなくなるという問題点が生じる。

又、従来のスキャン回路では、上述したようにセットや
リセント端子付きの回路についてはテスト制御信号を使
用して通常動作時はセットやリセットを有効にし、スキ
ャン及びテスト時はセクト及びリセットを無効にしてい
た。即ち、スキャン及びテスト時はレジスタに入力され
るセット信号やリセット信号はレジスタに入力される前
に強制的に遮断されていることになる。そのため、スキ
ャン及びテスト時にはセクト信号や？ノ七ノド信号の故
障による誤動作はテストできないという問題点があった
。言い換えると、セット信号やリセット信号の可観察性
はＯであった。よってこれらの信号に関するテストは通
常状態で行う必要があった。

本発明はこのような問題点を解決するためになされたも
ので、前段のスキャンレジスタが送出するスキャンデー
タを後段のスキャンレジスタが確実にラッチでき、又、
セット又はリセット信号もスキャン方法によりテストす
ることができるテスト用スキャン回路装置を提供するこ
とを目的とする。

［課題を解決するための手段とその作用］本発明は、通
常データ信号とスキャンデータ信号とのいずれかを第１
の制御信号にて選択する第】の選択手段と、 上記第１の選択手段の出力信号が供給されるマスタ側の
ラッチ回路と、 ノーマルクロックとスキャンクロックとのいずれかを第
２の制御信号にて選択し上記マスタ側ラッチ回路へ送出
する第２の選択手段と、 上記第２の選択手段が送出する第１のクロック信号と転
送用クロック信号との論理積にて第２のクロック信号を
発生する第２クロック信号発生部と、 マスタ側ラッチ回路の出力信号が供給され、上記第２の
クロック信号にて動作するスレーブ側ラッチ回路と、を
備えたことを特徴とする。

このように構成することで、第２クロック信号発生部は
、第１のクロック信号と転送用クロック信号との論理積
にて第２のクロック信号を発生するので、クロックスキ
ューか大きくても誤動作しないようにデータの取り込み
ができるように作用する。

又、非同期にセット又はリセットが行える上記マスタ側
ラッチ回路及びスレーブ側ラッチ回路は、スキャン時に
は両ラッチ回路がセット又はリセットを無効とでき、テ
スト時にはマスタ側がセット又はリセットを有効とでき
るように作用する。

さらに本発明は、通常データ信号とスキャンデータ信号
とのいずれかを第１の制御信号にて選択する第１の選択
手段と、 上記第１の選択手段にて選択されるデータによって通常
動作時に非同期にセット又はリセットの有効、無効が決
定されるマスタ側ラッチ回路と、／−マルクロノクとス
牛ヤンクｏ２りとのいずれかを第２の制御信号にて選択
し上記マスタ側ラノ子回路へ送出する第２の選択手段と
、 Ｄラッチ回路にて構成され転送用クロックにて動作する
スレーブ側ラッチ回路と、を備えたことを特徴とする。

このように構成することで、スレーブ側ラッチ回路は、
ラッチセルに対してもスキャン方法でテストできるよう
に作用する。

［実施例］ 本発明のテスト用スキャン回路装置の一実施例を示す第
１図ａ、　ｂ、　ｃにおいて、第９図に示される構成部
分と同じ構成部分については同じ符号を付し、その説明
を省略する。

通常動作時におけるクロック信号であるノーマルクロッ
ク信号と、テスト時におけるクロック信号であるスキャ
ンクロック信号とが供給され、通常動作時とテスト時と
を切り替えるり０／り選択信号が供給されることでマル
チプレクサｌは、上記のいずれかのクロック信号を選択
しこれを送出する。例えばクロック選択信号の信号レベ
ルが０のときマルチプレクサ１はノーマルクロック信号
を選択しこれを送出し、上記信号レベルが１のときマル
チプレクサ１はスキャンクロツタ信号を選択しこれを送
出する。

このようなマルチフラクサ１の出力側は、第１図ａに示
すように、インバータ２を介して反転クロック信号出力
に接続され、インバータ２の出力側はインバータ３を介
してクロック信号出力に接続される。このようにインバ
ータ２及び３にて内部クロック信号であるクロック信号
（回内ではφにて示す）及び反転クロック信号（回内で
はφにて示す）を作成している。

通常動作時における入力データであるノーマルデータと
、テスト時における入力データであるスキャンデータと
が供給され、通常動作時とテスト時とを切り替えるスキ
ャンイネイブル信号が供給されることでマルチプレクサ
４は上記のいずれかのデータを選択しこれを送出する。

例えば、スキャンイネイブル信号の信号レベルが０のと
きマルチプレクサ４はノーマルデータを選択しこれを送
出し、上記信号レベルが１のときマルチプレクサ４はス
キャンデータを選択しこれを送出する。

第１図すに示すマルチプレクサ４の出力側は、第９図に
示す従来のテスト用スキャン回路装置と同様にトランス
ミッションゲート５，６並びにインバータｌｏ、１１に
て構成されるマスター側のラッチ回路に接続され、又、
イン１＜−夕１０の出力側はトランスミッションゲート
７に接続される。

トランスミッションゲート７の出力側は、詳細後述する
データ転送用クロック信号の信号レベルが１のときにオ
ン状態、上記信号レベルが０のときにオフ状態となるハ
イアクティブなトランスミフシ３ンゲート８に接続され
、トランスミッションゲート８の出力側は従来例と同様
にインバータ１３及び１６並びにトランスミッションゲ
ート９に接続されるとともに、上記データ転送用クロｌ
り信号の信号レベルが０のときにオン状態、上記信号レ
ベルが１のときにオフ状態となるローアクティブなトラ
ンスミッションゲート１２に接続される。

トランスミ、ジョンゲート９の出力側は、従来例と同様
にインバータ１４に接続され、又、トランスミノンヨン
ゲート１２の出力側に接続される。

テスト時にＬＳＩの外部に設けられるテスト用のクロッ
ク発生装置より送出されるデータ転送用クロック信号が
供給されるインバータ１７は、第１図Ｃに示すように、
データ転送用反転クロック信号出力に接続され、さらに
インバータ１７の出力側はインバータ１８を介してデー
タ転送用クロック信号出力に接続される。このようなデ
ータ転送用クロック信号（回内ではαにて示す）は、上
述したトランスミッションゲート８のイネイブル端子及
びトランスミノ／−Ｉンゲート１２のディスエイプル端
子に供給され、データ転送用反転クロ。

り信号（回内ではαにて示す）は、上述したトランスミ
ッションゲート８のディスエイプル端子及ヒトランスミ
ソンヨンゲート１２のイネイブル端子に供給される。尚
、トランスミノンヨンゲート７゜８、　９．　１２、及
びインバータ１３ないし１６にてスレーブ側のラッチ回
路を構成している。

このような構成にて一つのスキャンレジスタを構成し、
スキャンデータ出力端子３２が次段のスキャンレジスタ
のマルチプレクサ４°のスキャンデータ入力に接続され
ることで複数段のスキャンレジスタを構成し、これらに
てテスト用スキャン回路装置を形成する。

尚、スレーブ側のラッチ回路がクロックφとαとの論理
積で作成されることより、第１図に示す回路は第２図ａ
、ｂｌこ示す回路と論理的に同じ動作をする。第２図す
てはトランスミッションゲート７０．７１とインバータ
７２，７３，７４．７５でスレーブ側ラッチが構成され
ている。尚、第２図ａ、ｂにおいて第１図に示す構成部
分と同じものについては同じ符号を付している。スレー
ブ側クロック（β）は、第２図ａに示すようにノーマル
クロック（ＣＫ）とスキャンクロックをマルチプレクサ
するマルチプレクサ１の出力信号と転送用クロック（Ｔ
ＣＫ）が供給されるＮＡＮＤ回路５０の出力信号をイン
バータ５１を通してβを作っている。

スレーブ側ラッチの実現方法はこれ以外にも種々考えら
れるが、これらの機能はすべて同じになる。

このように構成されるテスト用スキャン回路装置におけ
る動作を以下に説明する。

第３図は通常動作時のタイミングチャートである。通常
動作時はテストイネーブル（ＴＥ）信号とスキャンイネ
ーブル（ＳＥ）信号と転送用クロック（ＴＣＫ）信号か
すべて“ビになっている。そのため、ノーマルクロック
（ＣＫ）がマルチプレクサ１によって選ばれ、内部マス
タクロックφを作る。

第１図に示す構成を有する実施例では、内部スレイフク
ロ・ツクαは“１”に固定されるのでスレーブ側ラッチ
回路の動作はφによって支配され、第２図に示す構成の
実施例では内部スレイブクロックβはφと同じになる。

また、通常動作時にはスキャンイネーブル（ＳＥ）信号
がＩ”になることによって７−マルデータ（Ｄ）がマル
チプレクサ４によって選ばれマスタ側ラッチに入力され
る。このようにして通常動作時はノーマルクロック（Ｃ
Ｋ）によってノーマルデータ（Ｄ）がう、チされる。

一方、テスト時における動作を行うために、第４図ａ及
びｂに示すように時刻Ａにおいて信号レベルがＯである
クロック選択信号がマルチプレクサｌに供給され、又、
同時刻Ａにおいて信号レベルがＯであるスキャンイネイ
ブル信号がマルチプレクサ４に供給される。よってマル
チプレクサ１はスキャンクロック信号を選択し、マルチ
プレクサ４はスキャンデータを選択する。そして選択し
たスキャンクロック信号及びスキャンデータをともに○
にする。この状態ではスキャンクロック信号がＯである
ことよりトランスミッションゲート５がオン状態である
ので、マルチプレクサ４が送出するＯのスキャンデータ
はトランスミッションゲート５を介してインバータ１０
に供給されている。

インバータ１０は、供給されたＯのスキャンデータを反
転し１のスキャンデータとしこのスキャンデータをトラ
ンスミッションゲート７へ送出する。

しかし現時点ではスキャンクロック信号の信号レベルが
０であるのでトランスミー／／ｇンゲート７１虞オフ状
態となっている。

ココで、第４図ｃに示すように時刻Ｂにて、スキャング
ロック信号の信号レベルを１に立ち上げる。よってこの
ときトランスミッションゲート５及び９はオフ状態に変
化し、トランスミ、ンヨンゲート６及び７はオン状態に
変化する。しがしトランスミッションゲート７の出力側
に接続されているトランスミッションゲート８はまだオ
フ状態であるため、インバータ１０とスレーブ側のイン
バータ１３とはまだ遮断されたままである。このように
、時刻Ｂにてマスタ側ラッチ回路にテストデータがホー
ルドされる。

そしてスキャンクロック信号の上述したクロックスキュ
ーを考慮し、十分時間が経過した第４図ｄ＋：示を時刻
ｃにて、上述したテスト用のクロック発生装置にてデー
タ転送用クロック信号の信号レベルを１に立ち上げる。

よって時刻Ｃにてトランスミ、！レジンゲート８がオン
状態となり、トランスミッションゲート１２がオフ状態
となるので、インバータ１０が送出する１のスキャンデ
ータハインバータ１３及び１６へ供給され、信号レベル
カ反転されてデータ出力端子３１及びスキャンデータ出
力端子３２よりＯのスキャンデータが送出される。又、
インバータ１３の出力信号はインバ−夕１５を介するこ
とで信号レベルが反転され１のスキャンデータが反転デ
ータ出力端子３０より送出される。このように、時刻Ｃ
にてマスタ側ラッチ回路のテストデータをスレーブ側ラ
ッチ回路に送出する。尚、上述した時刻Ｂにてスキャン
クロ。

り信号の信号レベルか１となることでマスター側のトラ
ンスミ、ンヨンゲート５はこの時点でオフ状態となるの
で、マルチプレクサ４が送出するスキャンデータかスレ
ーブ側に流れ、格納されているスキャンデータであるテ
ストベクトルを破壊するという問題はなくなる。

次に第４図ｄに示す時刻りにてデータ転送用クロック信
号の信号レベルをＯに立ち下げ、トランスミ、ジョンゲ
ート８をオフ状態に、トランスミッンヨンゲート１２を
オン状態とし、スキャンデータをスレーブ側ラッチ回路
にラッチしホールドする。時刻りの後、第４図Ｃに示す
ように時刻Ｅにてスキャンクロック信号の信号レベルを
○に立ち下げ、トランスミノンヨンゲート５をオン状態
に、トランスミッンヨンゲート６及び７をオフ状態とし
、次のスキャンデータをマスター側ラッチ回路に供給す
る。

以上の動作を繰り返しスキャンデータをスキャンさせな
からずへてのスキャンレジスタにスキャンデータをセッ
トする。

そして第５図ｆの時刻Ｓに示すスレーブ側クロックの立
ち上りにて、すへてのスキャンレジスタのスレーブ側に
テストデータか入力されるとする。

これによってスレーブ側ラッチ出力からテストされる回
路内にテストデータが送出されテストが開始される。テ
ストデータかスレーブ側ラッチに入力された後、スレー
ブ側クロックの立ち下りでテストデータがラッチされる
。この後、第５図りの時刻Ｂに示すように、スキャンイ
ネーブル（ＳＥ）信号レベルを１に立ち上げることによ
ってマルチプレクサ４は、ノーマルデータ（Ｄ）を選択
してマスタ側ラッチに供給する。この時点ではマスタ側
ラッチのクロックφの信号レベルは１でホールドされて
いるので、トランスミ、ンヨンゲート５がオフ状態であ
り、ノーマルデータ（Ｄ）として供給される回路のテス
ト結果はマスタ側ラッチには供給されない。ここで、第
５図Ｃの時刻Ｃに示すように、マスタ側クロック（φ）
の信号レベルを立ち下げることによってノーマルデータ
入力からテスト結果かマスタ側ラッチに供給される。こ
こで、第５図ｇの時刻りに示すようにテストイネーブル
（”Ｅ）ｉ号しベルを１にする。これによってマルチプ
レクサ１はノーマルクロック（ＣＫ）を選択し、マスタ
側クロックφはノーマルクロツタで作られるようになる
。このとき、このスキャンレジスタの通常動作時のクロ
ックが非同期の場合、テスト結果によってノーマルクロ
ック（ＣＫ）信号レベルが１であったり０であったりす
る。非同期のスキャンレジスタでテスト結果がＣＫ信号
レベル２″０”の場合、ＴＥ信号レベルが“ビとなって
もマスタ側クロ１り（φ）信号レベルは“０”のままで
あり、第５図Ｃの時刻Ｅに示すようにＳＣＫ信号レベル
は“１”となり、第５図ｇに示すようにＴＥ信号レベル
が“Ｏ”となると、第５図ｅの時刻Ｆに示すようにマス
タ側クロック（φ）が立ち上り、／−マルデータ（Ｄ）
から入力されているテスト結果がマスタ側う／チにホー
ルドされる。その後転送用クロック（ＴＣＫ）信号レベ
ルを１にすることによって第５図ｆの時刻Ｈに示すよう
にスレーブ側クロック（α又はβ）を立ち上げ、テスト
結果をスレーブ側ラッチ回路に供給する。これによって
先にスレーブ側に供給されていたテストデータが破壊さ
れてマスタ側に供給されるテスト結果が変化するが、マ
スタ側クロック（φ）信号レベルは”１′になっていて
ホールド状態にあるのでマスタ側ラッチ回路にホールド
されている先のテスト結果は影響を受けない。

非同期のスキャンレジスタでテスト結果がＣＫ信号レし
ル＝“ｌ”の場合、第６図ｇの時刻りに示すようにＴＥ
信号レベルが“１”となると、第６図ｅの時刻Ｊに示す
ようにマスタ側クロック（φ）は１になる。φ信号レベ
ルが“１”になると第６図Ｃに示す時刻ＥにてＳＣＫ信
号レベルが“ｌ”となった後、ＴＥ信号レベルがＯ″と
なるが、このときφ信号レベルは第６図ｅに示すように
“１”のままである。つまり非同期のスキャンレジスタ
へテスト結果をホールドするタイミングは、テスト時の
非同期スキャンレジスタのノーマルクロｌり入力に依存
する。つまり、非同期スキャンレジスタにおけるノーマ
ルクロック入力かテスト結果に影響を与えるので／−マ
ルクロノク人カッ故障を外部から１察することができ、
故障検出上が同上する。尚、第６図に示す時刻Ａないし
■、及び時刻Ｓは、第５図に示すこれらの時刻と同一で
ある。

次に非同Ｍのセット又はリセットのスキャンレジスタに
ついて説明する。第７図ａ、ｂｃにおいて第１図に記載
の構成部分と同じ構成部分については同じ符号を付し、
その説明を省略する。スキャンイネイブル（ＳＥ）信号
は、マルチプレクサ４に供給されるとともに、１ノ七ノ
ド（Ｒ）信号が供給されるＡＮＤ回路２０に供給される
。ＡＮＤ回路２０の出力信号は、インバータ１０の出力
信号か供給されるＮＯＲ回路２１に送出され、ＮＯＲ回
路２１の出力信号はトランスミノ／−ｌンゲ一ト６に送
出される。又、上記Ｒ信号と、テスト（ＸＴ）信号とが
供給されるＡＮＤ回路２２の出力信号は、トランスミノ
ンヨンゲート８の出力信号か供給されるＮＯＲ回路２３
に送出され、Ｎ。

Ｒ回路２３の出力信号はインバータＩ４及びＩ５に送出
される。

このようなスキャンレジスタは、マスタ側ラッチとスレ
ーブ側ラッチか両方非同期にリセットてき、マスタ側ラ
ッチの９セクトはスキャンイネーブル（ＳＥ）信号が′
ｌ″ならば有効でＳＥ倍信号“Ｏ”ならばリセットがで
きない、いわゆる無効となるようになっており、スレー
ブ側ラッチのリセットはテスト端子（ＸＴ）が”■”な
らば有効でＸＴが”Ｏ”ならば無効になる。

このスキャンレジスタの動作を説明する。第７図ａ、ｂ
、ｃのスキャンレジスタの動作は、第３図ないし第６図
に示すタイミングチャートで説明できる。今回はこのス
キャンレジスタが同期式であり、テスト時ノーマルクロ
ック（ＣＫ）が”○”に固定されている第５図のタイミ
ングチャートを用いて動作の説明を行う。

通常動作を行う時は、第３図に示すようにＴＥ倍信号“
ｊ”、ＳＥ倍信号“１”、ＴＣＫ信号か“１”、ＸＴ倍
信号“１”となっていてノーマルクロ。

り（ＣＫ）信号、／−マルデータ（Ｄ）信号がマルチプ
レクサ１，４でそれぞれ選択されている。またＳＥ倍信
号“］”なのでマスタ側ラうチのリセ。

ト信号（Ｒ）が有効になり、かっＸＴ倍信号“ｌ”なの
でスレーブ側ラッチのＩノセノト信号（Ｒ）も有効にな
っている。そのため通常のリセット付レジスタと同じ働
きをする。

テストを行う時はＸＴ倍信号“Ｏ”とする。つまりスレ
ーブ側う、チのリセット信号（Ｒ）は常に無効となる。

これはスキャン方式によっテテストを行う際、非同期の
リセット信号がスキャンレジスタに入力されてもスキャ
ンによって伝搬させているテストデータが破壊されない
ようにするためである。テストテ′−夕をスキャンさせ
て各スキャンレジスタに伝搬させる時は第４図に示すよ
うにＴＥ倍信号“Ｏ”、ＳＥ倍信号“０“、ＸＴ倍信号
“Ｏ”とする。ＳＥ倍信号“０”なのでマスタ側ラッチ
のりセット信号（Ｒ）も無効となっているのでスキャン
を行っている最中にリセット信号が変化することによっ
てマスタ側ラッチのテストデータか破壊されることはな
い。ＸＴ倍信号“Ｏ“なのでスレーブ側う、チのリセッ
ト信号もマスタ側と同様無効にされている。このように
してテストデータをスキャンさせる時は非同期のリセッ
トに無関係に行うことができる。

すべてのスキャンレジスタにテストデータがラッチされ
た時の説明を行う。第５図ｆに示す時刻Ｓにてテストデ
ータがスレーブ側ラッチに入力される。これによって回
路内にテストデータが伝搬されテストデータが開始され
る。第５図ｆに示す時刻Ａでスラッチ側ラッチを閉じて
テストデータをホールドした後、ＳＥ倍信号ビにする。

よってマルチプレクサ４はノーマルデータ（Ｄ）を選択
してテスト結果をマスタ側ラッチに送る。同時に、ＳＥ
倍信号“ビになることによってマスタ側ラッチのリセッ
ト信号（Ｒ）が有効になる。ここでテスト結果としてリ
セット（Ｒ）信号が１”ならばマスタ側ラッチの内容は
りセットされる。しかしすでにスレーブ側ラッチはホー
ルド状態になっているのでマスタ側ラッチの内容が変化
してもスレーブ側う、チにあるテストデータに影響を与
えない。

もしテスト結果としてリセット信号が“０″ならば、第
５図ｅに示すように時刻Ｃにてマスタ側クロックが立ち
下がったとき、テスト結果がノーマルデータ入力（Ｄ）
とマルチプレクサ４を通ってマスタ側ラッチに送出され
る。以上のように、テスト結果としてリセット信号が“
ビならばマスタ側ラッチはＯ″になり、リセット信号が
Ｏ”ならばノーマルデータ入力（Ｄ）のテスト結果がマ
スタ側う、チに送出される。この状態で第５図ｅに示す
時刻Ｆにてマスタ側クロックを閉じてテスト結果をマス
タ側ラッチにホールドする。この状態では非同期のり七
ノド（Ｒ）信号が有効になっているのでマスタ側クロッ
クを閉じた後、第５図りに示す時刻ＧにてＳ信号を“０
”としてリセット信号を無効にする。この後、第５図ｆ
の時刻Ｈにてスレーブ側ラッチを開いてマスタ側テスト
結果をスレーブ側う、チに送出する。後は第４図に示す
タイミングで各レジスタにラッチされたテスト結果を順
次／フトアウトして期待パターンと比較し、チ、ブの良
否判定を行う。同時に次のテストデータをスキャンイン
させる。

以上のように、マスタ側ラッチのセット又はリセットは
、スキャンイネイブルで有効と無効を切り替え、スレー
ブ側ラッチのセット又はリセットはテストイネイブル信
号で有効と無効を切り替え可能とすることで、スキャン
時はマスタ側とスレーブ側の両方のセット又はリセット
を無効にし、テスト時にのみマスタ側のセット又はす七
ノドを有効にすることによってセット又はリセット信号
もスキャン方法によってテストすることができる。

最後に、ラッチに対するスキャン回路の説明を行う。ス
キャン法によってテストを行う場合、テストデータをン
フト動作によって回路内を伝搬させなければならないの
で、内部のラッチをスキャンインスタにする場合はマス
タースレーブ型のフリップフロップにする必要がある。

従来のスキャン用ラッチ回路は第１４図に示す様に通常
動作特使用するラッチをマスタ側とするとスキャン用に
スレーブ側ラッチを付加した形になっている。この場合
、スキャンデータをテスト時にホールドするのはマスタ
側ラッチとなる。そのためテスト時は常にテストデータ
をホールドしておかなければならないが、テストが終わ
ってテスト結果をスキャンラッチに取り込む際、マスタ
側ラッチては今までテスト用にホールドしていたテスト
データが破壊され、テスト結果が供給される。その結果
、今までテストデータを送出していたマスタ側う、チは
テスト結果を送出するようになる。つまりテスト結果を
マスタ側ラッチに供給するとテストデータが変化し、そ
れが回路を伝わってテスト結果を変化させる場合が出て
くる。最初にテスト結果をマスタ側ラッチに供給してか
ら、変化したテストデータの影響がテスト結果に表われ
るまでにマスタ側ラッチのデータをホールドすれば問題
ないが、タイミングをどうするかとか、クロックスキュ
ーの問題があるので都合良くテスト結果をホールドする
のは困難である。

本実施例によるスキャン用ラッチを第８図ａｂ、　　ｃ
に示す。本実施例のラッチ回路は非同期のセットやリセ
ット付のラッチも対象にてきる。マスタ側ラッチ回路は
、第７図ａ、ｂｃのリセ。

ト付ス牛十／レジスタと同じ構成である。つまり、スキ
ャンイネーブル（ＳＥ）信号が“○”のときはマスタ側
ラッチのリセット信号（Ｒ）は無効になり、ＳＥ倍信号
“ビのときはリセ７）（Ｒ）信号が“１”になるとマス
タ側ラッチは非同期にリセットされ、リセット信号が“
０”の時はマスタ側クロ。

りφによって７−マルデータ人力（Ｄ）を入力したリホ
ールドしたりする。スレーブ側ラッチは単純なりラッチ
で構成されていて、第８図Ｃに示すように、転送用クロ
ック（ＴＣＫ）信号から作られる内部スレーブクロック
αによって動作する。

このスキャンラッチ回路の動作を説明する。通常動作時
はＴＣＫ信号が“１”に固定される。そのため、スレー
ブ側内部クロックαは“１”に固定され、スレーブ側ラ
ッチはトランスペアレントモードで固定される。つまり
、スレーブ側う、チはマスタ側ラッチのバッファとして
働くだけになるので、通常動作時はマスタ側ラッチの動
作をする。次に、第４図に示すようにテストデータをス
キャンさせるとき、最初、スキャンクロック（ＳＣＫ）
信号と転送用クロック（ＴＣＫ）は、両方共“Ｏ”で、
スキャンデータ（ＳＩＮ＞がマスタ側ラッチに供給され
ている。この時点で第４図Ｃの時刻ＢにてＳＣＫ信号を
１”に立ち上げ、スキャンデータをマスタ側ラッチにホ
ールドさせる。その後、第４図ｄの時刻ＣにてＴＣＫ信
号を“１”に立ち上ケ、マスタ側にホールドされている
スキャンデータをスレーブ側ラッチに入力し、第４図ｄ
の時刻りにてＴＣＫ信号を“Ｏ”に立ち下げてテストデ
ータをスレーブ側ラッチにホールドする。

このようにしてから第４図Ｃの時刻Ｅに示すようにＳＣ
Ｋ信号をＭＯ”に立ち下げ、次のスキャンデータをマス
タ側ラッチに人力する。以後この動作を繰り返してすべ
てのテストデータを各スキャンレジスタ及びスキャンラ
ッチに入力する。このようにして第５図ｆの時刻Ｓにお
いて、ＴＣＫ信号が“じになったとき、すべてのテスト
データが各スキャンのスレーブ側う、チに入力されたと
き、テストが開始される。テストが終了するまでテスト
データをホールドするため、第５図ｆの時刻Ａに示すよ
うにＴＣＫ信号を“０”とする。その後、第５図りの時
刻Ｂに示すようにＳＥ倍信号“Ｉ”とし、テスト結果を
ノーマルデータ入力（Ｄ）からマスタ側ラッチへ入力す
るか、テスト結果によるセント又はリセットの値を有効
にする。そして第５図ｅに示す時刻ＣにてＳＣＫ信号を
“０”として、テスト結果をマスタ側ラッチに入力し、
第５図ｇに示す時刻りにてＴＥ倍信号“１”とすること
によって非同期回路のクロックを有効にする。こうして
、すべてのテスト結果がマスタ側ラッチに入力された後
、第５図Ｃに示す時刻ＥにてＳＣＫ信号を“１”として
、第５図ｇに示す時刻ＦにてＴＥ倍信号“１″とするこ
とによって、マスタ側ラッチは非同′ｌＪ１＠路におけ
るクロックを無効にし、テスト結果をホールドする。そ
して、第５図りに示す時刻ＧにてＳＥ倍信号“０”とし
てテスト結果による七ノド又はリセットを無効にした後
、第５図ｄに示す時刻ＨにてＴＣＫ信号を“１”として
テスト結果をスレーブ側ラッチに入力し、第５図ｄに示
す時刻ＩにてＴＣＫ信号を“０”としてテスト結果をス
レーブ側ラッチにホールドする。このようにして得られ
たテスト結果を第４図のタイミングでスキャンしながら
外部出力端子から読み出していき良否の判定を行う。同
時に次のテストデータを入力していく。

このように、スレーブ側ラッチのクロックを転送用クロ
ックのみで作成することによって、スキャン用う、チセ
ルを形成しているので、ラッチセルに対してもスキャン
レジスタと同じタイミングで非同期やセット又はリセッ
ト付きのラッチもスキャン方法でテストすることができ
る。

［発明の効果コ 以上詳述したように本発明によれば、内部クロック信号
のクロックスキニーを考慮しクロ、クス牛ニーの影響の
ない時刻にスキャンデータをソフトさせるデータ転送用
クロック信号をう／チ部に供給するようにしたので、回
路構成によりスキャンレジスタの配置がとのようなもの
になろうともクロックスキューによるソフト誤動作が発
生することはなくなる。

マスタ側ラッチのセット又はリセットは、スキャンイネ
イブルで有効と無効を切り替え、スレーブ側ラッチのセ
ット又はリセットはテストイネイブル信号で有効と無効
を切り替え可能とすることで、ス牛ヤン時はマスタ側と
スレーブ側の両方のセ。

ト又はリセットを無効にし、テスト時にのみマスタ側の
セント又はリセットを有効にすることによってセット又
はリセット信号もスキャン方法によってテストすること
ができる。

又、スレーブ側ラッチのクロックを転送用クロックのみ
で作成することによって、スキャン用う。

チセルを形成しているので、ラッチセルに対してもスキ
ャンレジスタと同じタイミングで非同期やセット又はリ
セット付きのう／チもスキャン方法でテストすることが
できる。

【図面の簡単な説明】

第１図ａ、　ｂ、　ｃは本発明のテスト用スキャン回路
装置の一実施以におｊする回路図、第２図ａ、ｂは第１
図に示す回路の他の実施例を示す回路図、第３図は第１
図に示す回路の通常時の動作を示すタイムチャート、第
４図は第１図ａ、　ｂ、　ｃに示すテスト用スキャン回
路装置の動作を示すタイムチャート、第５図は本発明の
回路装置において非同期のスキャン回路でテスト結果の
クロックか０である場合の動作を示すタイムチャート、
第６図は本発明の回路装置において非同期のスキャン回
路でテスト結果のクロックが１である場合の動作を示す
タイムチャート、第７図ａ、ｂ、ｃはリセット付スキャ
ンレジスタ回路の一実施例を示す回路図、第８図ａ、ｂ
、ｃはリセット付スキャンラッチ回路の一実施例を示す
回路図、第９図は従来のテスト用スキャン回路装置にお
ける回路図、第１０図は第９図に示すテスト用スキャン
回路装置の動作を示すタイムチャート、第１１図はクロ
ソクス牛ニーが発生する状態を示す概念図、第１２図は
クロックス牛ニーを示す図、第１３図は従来のスキャン
回路を示す図、第１４図ａ、ｂは従来のスキャン用ラッ
チ回路を示す図である。 ｌ及び４　マルチプレクサ、 ８及び１２・　トラン′スミノ／ヨンゲート。

Claims (3)

【特許請求の範囲】
1. （１）通常データ信号とスキャンデータ信号とのいずれ
   かを第１の制御信号にて選択する第１の選択手段と、 上記第１の選択手段の出力信号が供給されるマスタ側の
   ラッチ回路と、 ノーマルクロックとスキャンクロックとのいずれかを第
   ２の制御信号にて選択し上記マスタ側ラッチ回路へ送出
   する第２の選択手段と、 上記第２の選択手段が送出する第１のクロック信号と転
   送用クロック信号との論理積にて第２のクロック信号を
   発生する第２クロック信号発生部と、 マスタ側ラッチ回路の出力信号が供給され、上記第２の
   クロック信号にて動作するスレーブ側ラッチ回路と、を
   備えたことを特徴とするテスト用スキャン回路装置。
2. （２）上記マスタ側ラッチ回路は、上記第１の選択手段
   にて選択されるデータによって通常動作時に非同期にセ
   ット又はリセットの有効、無効が決定され、上記スレー
   ブ側ラッチ回路はテスト制御信号によって非同期セット
   又はリセットの有効、無効が決定される、請求項１記載
   のテスト用スキャン回路装置。
3. （３）通常データ信号とスキャンデータ信号とのいずれ
   かを第１の制御信号にて選択する第１の選択手段と、 上記第１の選択手段にて選択されるデータによって通常
   動作時に非同期にセット又はリセットの有効、無効が決
   定されるマスタ側ラッチ回路と、ノーマルクロックとス
   キャンクロックとのいずれかを第２の制御信号にて選択
   し上記マスタ側ラッチ回路へ送出する第２の選択手段と
   、 Ｄラッチ回路にて構成され転送用クロックにて動作する
   スレーブ側ラッチ回路と、を備えたことを特徴とするテ
   スト用スキャン回路装置。