JPH0472656A - マルチチップ・モジュールの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野〕 本発明は、半導体集積回路装置およびその製造技術に関
し、特にマルチチップ・モジュールに適用して有効な技
術に関するものである。

〔従来の技術〕

マルチチップ・モジュールは、ＣＰＵ、ＲＡＭ。

ＲＯＭ、ゲートアレイなどの集積回路を半導体チップ単
位で作成し、これらの半導体チップを配線基板上に実装
することによって、所望のシステムを実現する方式であ
る。半導体チップを基板上に実装するには、ワイヤボン
ディング、ＴＡＢ、フリップチップなどの実装方式か用
いられる。また、配線基板材料には、セラミック、合成
樹脂、シリコンウェハなとが用いられる。

「アイ・イー・イー・イー、トランザクションズ　オン
　コンポーネンツ、ハイブリッズ、アンド　マニュファ
クチャリング　テクノロジー　１２巻、第２号、１９８
９年６月（［ＥＥＥ　ＴＲＡＮＳＡＣＴ［ＯＮＳ　ＯＮ
　ＣＯＭＰＯＮＥＮＴＳ、ＨＹＢＲＩＤＳ、ＡＮＤ　Ｍ
ＡＮＵＦＡＣＴＵＲＩＮＧ　ＴＥＣＨＮＯＬＯＧＹ、Ｖ
ＯＬ、１２．ＮＯ，２，ＪＵＮＥ　１９８９）Ｊ　Ｐ　
１８５〜ＰＩ　９４には、マルチチップ・モジュールの
一例が記載されている。上記文献には、シリコンウェハ
からなる基板の主面に半導体チップとほぼ同寸法の孔を
設け、上記孔に埋込んだ半導体チップと基板との間に配
線をパターン形成することによって、半導体チップ間を
結線する方式が提案されている。上記配線を形成するに
は、あらかじめ基板の孔の周囲および半導体チップのそ
れぞれに配線接続用のパッドを形成しておき、半導体チ
ップを孔に埋込んだ後、基板の主面にＡｌなどの導電膜
を堆積する。次に、上記導電膜上にフォトレジストを塗
布し、配線用フォトマスクを用いて上記フォトレジスト
を露光した後、現像を行い、得られたレジストマスクを
用いて上記導電膜のエツチングを行う。

〔発明が解決しようとする課題〕

本発明者の検討によれば、前記文献に記載されたマルチ
チップ・モジュールの結線方式は、半導体チップを埋込
む孔の周囲に多数の配線接続用パッドを設ける必要があ
るため、孔同士の間隔を縮小することが困難となり、半
導体チップを高密度に実装することができないという問
題があった。

また、大規模Ａ　Ｓ　Ｉ　Ｃ（Ａｐｐｌｉｃａｔｉｏｎ
　５ｐｅｃｉｆｉｃＩＣ）の需要増大に伴い、マルチチ
ップ・モジュールにおいても開発期間（ＴＡＴ）の短縮
が要求されているが、前記マルチチップ・モジュールの
場合は、品種が変わる毎にその都度配線用フォトマスク
を製造する必要があるため、開発期間が長期化するのみ
ならず、製造コストも増大するという問題かあった。

本発明は、上記した問題点に着目してなされたものであ
り、その目的はマルチチップ・モジュールの実装密度を
向上させる技術を提供することにある。

本発明の他の目的は、マルチチップ・モジュールの開発
期間を短碇する技術を提供することにある。

本発明の他の目的は、マルチチップ・モジュールの製造
コストを低減する技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。

（Ｉ）１本願の一発明は、システムの構成単位となる複
数個の半導体チップを基板上に搭載した後、前記事導体
チップの主面上に絶縁層および配線層を交互に形成し、
品種毎にパターン形成した前記配線層の配線を通じて所
定の半導体チップ間を接続することによって、前記基板
上に所定のシステムを実現するマルチチップ・モジュー
ルの製造方法である。

（２）１本願の一発明は、前記配線層の配線を電子線直
接描画法またはレーザ直接描画法を用いてパターン形成
する方法である。

（３）１本願の一発明は、前記半導体チップ上に集積回
路を形成する際、半導体ウェハのスクライブライン上に
前記半導体チップに接続されたパッドを形成し、ウェハ
プロセス完了後、前記パッドにプローブを当接して前記
半導体チップの良否を判定する方法である。

（４）０本願の一発明は、前記半導体チップ上に集積回
路を形成する際、半導体ウェハの一部に前記半導体チッ
プに接続されたテスト用チップを形成し、ウェハプロセ
ス完了後、前記テスト用チップを通じて前記半導体チッ
プの良否を判定する方法である。

〔作用〕

上記した手段（１）によれば、配線層の配線パターンを
変更するだけで、同一基板上に異なるシステムを実現す
ることかできるので、品種毎に基板を製造したり、基板
上に半導体チップを搭載したりする工程が不要となる。

また、半導体チップの主面上に配線を形成するので、配
線基板上に半導体チップを実装する従来のマルチチップ
・モジュールに比べて、配線のパターン変更や修正も容
易に行うことができる。

上記した手段（２）によれば、品種毎に配線用フォトマ
スクを製造する工程が不要となる。

上記した手段（３）によれば、従来、半導体チップの内
部に設けていた外部接続用のパッドか不要となるので、
その分、チップ面積を縮小することができる。

上記した手段（４）によれば、従来、半導体チップの内
部に設けていたテスト用の回路か不要となるので、その
分、チップ面積を縮小することができる。

〔実施例１〕 第１図は、本実施例１によるマルチチップ・モジュール
の要部を示す断面図である。

このマルチチップ・モジュールの基板１の主面には、平
坦な底面を有する凹溝２か設けられており、上記凹溝２
内には複数個の半導体チップ３゜３・・・がそれらの主
面の高さを合わせて搭載されている。上記半導体チップ
３の主面の高さは、基板１の主面の外周部の高さに合わ
せである。上記基板ｌは、例えばシリコン単結晶からな
る半導体ウェハ、または上記半導体チップ３よりも面積
の大きい半導体チップにより構成されて・いる。

上記基板１の主面の外周部には、マルチチップ・モジュ
ールの入出力信号用端子および電源用端子を構成する多
数のリード配線４が設けられている。上記リード配線４
は、例えば基板１の主面にスパッタ法またはＣＶＤ法で
堆積したＡｆＳＣｕ。

高融点金属などの導電膜をフォトリソグラフィ技術を利
用して加工したものである。基板ｌに搭載した半導体チ
ップ３の底面および半導体チップ３同士の隙間には、例
えばエポキシ樹脂、ポリイミド樹脂のような耐熱性合成
樹脂またはガラスのような耐熱性無機材料からなる絶縁
性の充填材５が設けられている。上記充填材５は、半導
体チップ３と基板ｌとの接着や、半導体チップ３の位置
決めなどを目的として設けられており、半導体チップ３
および基板ｌを構成するシリコンの熱膨張係数に等しい
か、または極めて近い材料によって構成されている。

上記半導体チップ３の主面上には、絶縁膜６が設けられ
ている。上記絶縁膜６は、例えばＣＶＤ法で堆積した３
　ｉ　０　＊膜からなる。また、上記絶縁膜６としては
、ＣＶＤ法で堆積したＰ　Ｓ　Ｇ　（Ｐｈ。

５ｐｈｏ−Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜、Ｂ　Ｓ
　Ｇ　（Ｂｏｒｏ−ＳｉｌｉｃａｔｅＧｌａｓｓ）膜、
Ｂ　Ｐ　Ｓ　Ｇ　（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌ
ｉｃａｔｅ　Ｇｌａｓｓ）膜、あるいはスピンコード法
で塗布したポリイミド樹脂膜などを用いることもできる
。

上記絶縁膜６の上面は、第一層目の配線層となっており
、この配線層には配線７が設けられている。上記第一層
目の配線層の上には第二の絶縁膜８が堆積されており、
この絶縁膜８の上面の第二層目の配線層には配線９か設
けられている。上記絶縁膜８は、例えば下層の絶縁膜６
と同一の方法で堆積した同一の絶縁材料により構成され
ている。

上記配線７，９は、例えばスパッタ法またはＣＶＤ法で
堆積したＡｆ、Ｃｕ、高融点金属などの導電膜を後述す
る電子線直接描画法でパターン形成したものである。上
記配線７，９のそれぞれは、入出力信号用配線と電源用
配線とで構成されており、下層の配線７と上層の配線９
とは、絶縁膜８に開孔された接続孔ｌＯを通じて接続さ
れている。

第１図では図示を一部省略するが、下層の配線７は、絶
縁膜６および半導体チップ３のパッシベーション膜にそ
れぞれ開孔された接続孔１１を通じて半導体チップ３の
内部配線と直結されている。

また、配線７の一部は、接続孔１１を通じて半導体チッ
プ３の内部配線同士を接続している。上記接続孔１０．
１１は、後述する電子線直接描画法で絶縁膜６．８を開
口することにより形成されている。配線７，９は、接続
孔１０．１１を通じて基板ｌの外周部のリード配線４と
も接続されており、上記リード配線４および配線７，９
を通じて外部信号源（電源）からマルチチップ・モジュ
ールに信号（電源）が供給されるようになっている。

なお、配線９の上層には、配線７，９および半導体チッ
プ３を外部から保護するためのパッシベーション膜１２
が設けられている。上記パッシベーション膜１２は、例
えばＣＶＤ法で堆積したＳｉＯ２膜、５ｉｓＮａ膜、ま
たはこれらを積層した複合絶縁膜からなる。

第２図に示すように、上記基板！上に搭載された半導体
チップ３，３・・・は、例えばシングルチップ・マイク
ロコンピュータ、ＲＡＭ、ＲＯＭ、マクロセル（ＡｆＤ
、Ｄ／Ａなど）およびランダムロジックにより構成され
ている。本実施例１のマルチチップ・モジュールは、上
記半導体チップ３間を前記配線７，９で接続することに
よって、基板ｌ上に所定のシステムを実現したものであ
る。

なお、第２図では、半導体チップ３の主面上の絶縁膜６
．８、配線７，９、パッシベーション膜■２なとの図示
は省略しである。

このように、本実施例１のマルチチップ・モジュールは
、基板ｌ上に搭載した半導体チップ３゜３・・・の主面
上に配線層を設け、上記配線層の配線７．９を通じて所
定の半導体チップ３ＷＲを接続する方式を採用している
ので、上記配線７，９のパターンを変更するだけで同一
の基板ｌ上に異なるシステムを実現することができる。

また、製品完成後においても、配線パターンの変更や修
正を容易に実施することができる。これにより、品種毎
に基板を設計、製造したり、基板上に半導体チップを搭
載したりする工程が不要となるので、マルチチップ・モ
ジュールの開発期間の短縮および製造コストの低減を実
現することができる。

また、第３図に示すように、本実施例１のマルチチップ
・モジュールは、所定のシステム機能を有するシングル
チップ・マイクロコンピュータをより大規模なシステム
の構成単位（マクロセル）と見做し、これをＲＡＭ、Ｒ
ＯＭ、ランダムロジックなとと共に基板■上に搭載して
いるので、上記配線７，９のパターンを変更することに
より、基板ｌ上でシステムの規模を階層的に拡大するこ
とかてきる。

また、本実施例■のマルチチップ・モジュールは、半導
体チップ３，３・・・の主面上にパターン形成した配線
７．９を通じて所定の半導体チップ３間を直結している
。これにより、半導体チップ３の内部配線を周辺部のポ
ンディングパッドまで引き回す必要がないので、内部配
線長が短くなり、その分システムの高速動作を実現する
ことができる。また、基板Ｉ上に配線や配線接続用パッ
ドを設ける必要もないので、半導体チップ３同士の間隔
を著しく纜小することができ、半導体チップ３の高密度
実装、すなわちシステムの大規模化を容易に実現するこ
とができる。

また、本実施例１のマルチチップ・モジュールは、配線
７および接続孔１１を通じて半導体チップ３の内部配線
同士を接続している。すなわち、配線７の一部は、実質
的に半導体チップ３の内部配線の最上層配線を構成して
いる。これにより、半導体チップ３の内部配線密度を低
減することができるので、配線設計の自由度を向上させ
ることができ、マルチチップ・モジュールの開発期間を
短縮することができる。

次に、上記の構成を備えたマルチチップ・モジュールの
製造方法の一例を第４図に示すフローに従って説明する
。

まず、公知のウェハプロセス（ＣＭＯＳプロセス、バイ
ポーラプロセスなど）に従い、半導体ウェハの主面に前
記ＣＰＵ、ＲＡＭ、ＲＯＭ、ゲートアレイなどの集積回
路を形成する。第５図は、上記集積回路の一例を示す半
導体ウェハの断面図である。図において、例えばｐ形シ
リコンからなる半導体ウェハ２０には、ｎ＋形の埋込み
層２１が設けられている。また、半導体ウェハ２０上に
は、ｎ形シリコンからなるエピタキシャル層２２が設け
られている。上記エピタキシャル層２２の所定領域には
、ＳｉＯｘ膜からなるフィールド絶縁１！２３が設けら
れており、これにより素子間および素子内の各特性部の
分離か行われている。上記フィールド絶縁膜２３の下方
には、ｐ″″形のチャネルストッパ領域２４が設けられ
ている。またフィールド絶縁膜２３で囲まれた領域のエ
ピタキシャル層２２中には、ｐ形の真正ベース領域２５
およびｐ１形の外部ベース領域２６かそれぞれ設けられ
ている。上記真正ベース領域２５中には、ｎ３形のエミ
ッタ領域２７が設けられている。上記エミッタ領域２７
、真正ベース領域２５、真正ベース領域２５の下方にお
けるエピタキシャル層２２および埋込み層２１からなる
コレクタ領域によってｎｐｎ形のバイポーラトランジス
タが構成されている。なお同図中、符号２８は、埋込み
層２１と接続されたｎ“形のコレクタ取出し領域である
。

上記フィールド絶縁膜２３に連接された、例えばＳｉＯ
ｘ膜からなる絶縁膜２９には、上記外部ベース領域２６
、エミッタ領域２７およびコレクタ取出し領域２８に対
応して、接続孔２９ａ〜２９ｃがそれぞれ開孔されてい
る。上記接続孔２９ａ〜２９ｃを通じて外部ベース領域
２６に対して多結晶シリコン膜からなるベース引出し電
極３０か接続されているとともに、エミッタ領域２７上
に多結晶シリコン膜からなるエミッタ引出し電極３１か
設けられている。なお　符号３２．３３は、例えばＳｉ
Ｏｘ膜からなる絶縁膜である。

符号３４ａ〜３４ｃは、例えばＡＩ！膜からなる第一層
目の配線である。配線３４ａは、絶縁膜３３に設けられ
た接続孔３３ａを通じてベース引出し電極３０に、配線
３４ｂは、接続孔３３ｂを通じてエミッタ電極３１に、
配線３４ｃは、接続孔３３ｃおよび接続孔２９ｃを通じ
てコレクタ取出し領域２８にそれぞれ接続されている。

また、符号３５は、例えばＳ　１　ｓＮ　４膜、スピン
オングラス膜およびＳｉＯｘ膜を積層した層間絶縁膜で
ある。

上記層間絶縁膜３５の上層には、例えば、ｌ膜からなる
第二層目の配線３６が設けられている。上記配線３６は
、層間絶縁膜３５に開孔された接続孔３５ａを通じて第
二層目の配線３４ｃに接続されている。なお、上記接続
孔３５ａは、階段状の段差形状を有し、これによって接
続孔３５ａ内における配線３６のステップカバレージの
向上を図っている。

符号３７は、上記層間絶縁膜３５と同様な構成からなる
第二の層間絶縁膜であり、その上層には例えばＡｆ膜か
らなる第三層目の配線３８ａ〜３８ｃが設けられている
。配線３８ａは、層間絶縁膜３７に開孔された接続孔３
７ａを通じて第二層目の配線３６に接続されている。ま
た、符号３９は、上記層間絶縁膜３５．３７と同様な構
成からなる第三の層間絶縁膜であり、その上層には、例
えばＡＩ２膜からなる第四層目の配線４０ａ〜４゜Ｃが
設けられている。上記配線４０ａ〜４０ｃは、ｗＬＩｉ
、用配線であり、大電流の供給を可能とするために下層
の各配線に比べて線幅、膜厚ともに大きくなっている。

符号４１は、表面平坦化用の絶縁膜であり、例えばバイ
アススパッタ法、またはＣＶＤ法とスパッタエツチング
との組み合わせによって堆積したＳｉＯｘ膜からなる。

また、上記絶縁膜４１としては、ＣＶＤ法とスパッタエ
ツチングとの組み合わせによって堆積したＰＳＧ膜、Ｂ
ＳＧ膜、ＢＰＳＧ膜なとを用いることもできる。上記絶
縁１１Ｉ４１の上層には、例えばプラズマＣＶＤ法で堆
積した５ｉｉＮ４膜４２と５ｉｆｔ膜４３とを積層した
パッシベーション膜４４か設けられている。

第６図および第７図は、上記集積回路を形成した半導体
ウェハ２０をそれぞれ示す部分平面図である。

第６図に示すように、半導体ウェハ２０の主面には、多
数の半導体チップ３が格子状に配置されており、それぞ
れの半導体チップ３は、スクライブラインＳによって互
いに分離されている。上記スクライブラインＳ上には、
半導体チップ３に接続された多数のテスト用パッド５０
が形成されている。上記テスト用パッド５０は、半導体
チップ３の内部配線と同一の製造工程で形成された同一
の導電膜（Ａｌ１膜）により構成されている。また、第
７図に示すように、半導体ウェハ２０の主面の全領域に
は、半導体チップ３よりも小形のテスト用チップ３ａが
形成されている。上記テスト用チップ３ａは、スクライ
ブラインＳ上に形成された配線５１を通じて半導体チッ
プ３に接続されている。上記配線５１は、半導体チップ
３の内部配線およびテスト用パッド５０と同一の製造工
程で形成された同一の導電膜（Ａｌ１膜）により構成さ
れている。上記テスト用チップ３ａの主面には、半導体
チップ３に形成された集積回路の動作状態をテストする
ためのテスト回路（テストパターン発生回路、テスト結
果解析回路）が形成されている。

上記テスト用回路は、半導体チップ３の主面に集積回路
を形成する工程で同時に形成される。

上記ウェハプロセスが完了した半導体ウェハ２０は、テ
スト工程に移され、プローブテストによってそれぞれの
半導体チップ３の良否か判定される。上記プローブテス
トは、スクライブラインＳ上に設けた前記テスト用パッ
ド５１にプローブを当接して行う。また、上記テスト用
パッド５１を通じてテスト用チップ３ａにテスト実行命
令を与え、半導体チップ３の良否をより詳細にテストす
る。その後、上記半導体ウェハ２０をダイシングして半
導体チップ３を分離する。上記ダイシングにより、テス
ト用バット５０およびテスト用チップ３ａは、半導体チ
ップ３から切り離される。なお、半導体チップ３とテス
ト用チップ３ａとを接続する配線５１やスクライブライ
ン上のテスト用パッド５０は、上記ダイシング工程に先
立ち、半導体チップ３の表面の前記パッシベーション膜
４４をマスクとしてエツチングにより除去してもよい。

このように、本実施例１の製造方法は、半導体ウェハ２
０のスクライブラインＳ上に半導体チップ３に接続され
たテスト用パッド５０を形成したので、半導体チップ３
の内部にパッドを設けなくともプローブテストを実施す
ることができる。

また、本実施例１の製造方法は、半導体ウェハ２０の全
領域にテスト回路を備えたテスト用チップ３ａを形成し
、このテスト用チップ３ａを通じて半導体チップ３の良
否を詳細にテストできるようにしたので、半導体チップ
３の内部に上記テスト回路を設ける必要かなくなり、そ
の分生導体チップ３の面積を縮小することかできる。

次に、上記半導体チップ３を基板ｌ上に搭載する方法を
第８図〜第１Ｏ図を用いて説明する。

まず、第８図に示すように、半導体ウェハまたは大面積
の半導体チップの主面をエツチングして凹溝２を形成し
た後、上記凹溝２の外周に沿ってリード配線４を形成し
、前記基板ｌを作成する。

次に、第９図に示すように、半導体チップ３同士の主面
の高さを合わせるため、平坦な面上に半導体チップ３の
主面を反転して載せ、半導体チップ３同士の隙間にエポ
キシ樹脂のような耐熱性合成樹脂からなる充填剤５を詰
める。次に、第１０図に示すように、半導体チップ３の
裏面に基板ｌを押し付けて半導体チップ３と基板ｌとの
隙間全体に充填剤５を広げる。その後、加熱などの手段
によって上記充填剤５を硬化させ、半導体チップ３を基
板ｌの主面上に固定する。なお、基板ｌ上に半導体チッ
プ３を搭載する他の方法として、例えば静電接合（Ａｎ
ｏｄｉｃ　Ｂｏｎｄｉｎｇ）法を用いることもできる。

すなわち、シリコンと熱膨張係数の近いガラスを基板ｌ
と半導体チップ３との間に挟み、３００〜５００°Ｃの
加熱雰囲気中、基板ｌおよび半導体チップ３を正、ガラ
スを負として５００〜１０００Ｖの直流電圧を印加する
ことにより、ガラス中の酸素イオンか基板ｌおよび半導
体チップ３に拡散して両者の接合が行われる。

次に、品種毎に作成したチップ間結線情報ファイルに基
づいて上記半導体チップ３の主面上に前記配線７．９を
パターン形成する。配線７，９は、上記チップ間結線情
報ファイルに基づいて作成した配線用フォトマスクを用
いてパターン形成することもできるが、本実施例１では
、電子線直接描画法（またはレーザ直接描画法）を用い
る。

すなわち、基板ｌ上に搭載した半導体チップ３の主面上
に、例えば５ｉＯｔ膜からなる絶縁膜６をＣＶＤ法で堆
積した後、上記絶縁膜６上に電子線レジストを塗布し、
上記電子線レジストの所定領域を電子線で露光した後、
現像を行う。電子線で露光する領域ゐ座標の指定は、そ
れぞれの半導体チップ３の主面に前板って加工しておい
た位置および高さ検出用のマークを測定して行う。上記
マークは、例えばチップ内の最上層の配線（例えばアル
ミニウム等）で形成されている。上記マークは、パッシ
ベーション膜４４、絶縁膜６なとによって覆われている
ので、電子線描画装置のビーム加速電圧は、高い方が有
利である（本実施例１では、例えば５０ｋＶ程度）。ま
た、半導体チップ３は、主面の高さや相互の位置を合わ
せて基板ｌ上に搭載しであるが、製造工程でのばらつき
によって高さや位置がずれることがある。そこで、第６
図、第７図に示すように上記位置および高さ検出用のマ
ーク６８を半導体チップ３の四隅に設けておき、第１１
図に示すように、それぞれの半導体チップ（Ｐ、Ｑ・・
・）のマーク６８の位置および高さを測定して設計座標
と実際の位置座標Ｐｉ　（ｘ、ｙ、ｚ）　　Ｐｉ’　（
ｘ、ｙ、ｚ）Ｑｉ　（ｘ、ｙ、ｚ）　　Ｑｉ’　（ｘ、
ｙ、ｚ）（ｉ＝１〜４） にっき相関をとり、半導体チップ内の位置はそのマーク
位置に基づいて、また半導体チップ間の位置はそれぞれ
の半導体チップのマーク位置に基づいてそれぞれ線形補
間する。通常、半導体チップ３の面積は、ＩＯＩＩＩＩ
ＸＩＯＭ程度、基板ｌ上における搭載歪みは、 平面位置：±２０μｍ程度 高さ位置、傾き：±２μｍ程度 であるので、露光領域の座標は、上記線形補間によって
補正することができる。

次に、上記の操作で得られたレジストマスクを用いて上
記絶縁膜６およびその下層の半導体チップ３のパッシベ
ーション膜４４をエツチングすることにより、第１２図
に示すように、半導体チップ３の最上層配線４０ａ〜４
０ｃに達する接続孔１１を開孔する。続いて、上記絶縁
膜６上に、例えばＡｆ膜からなる導電膜をスパッタ法で
堆積した後、上記導電膜上に電子線レジストを塗布し、
上記電子線レジストの所定領域を電子線で露光した後、
現像を行う。なお、上記露光領域の座標の指定も前述し
た方法で行う。次に、上記の操作で得られたレジストマ
スクを用いて上記導電膜をエツチングすることにより、
配線７を形成する。第１３図は、上記配線７を通じて半
導体チップ３の最上層配線４０ａ、４０ｂ間を接続した
状態を示す断面図である。

その後、上記と同様の方法で第二層目の絶縁膜８の堆積
、接続孔ＩＯの開孔および第二層目の配線９の形成を順
次行い、最後にパッシベーション膜１２を堆積すること
により、前記第１図に示すマルチチップ・モジュールが
完成する。なお、上記電子線直接描画法に代えてレーザ
直接描画法を用いる場合も、上記と同様の方法で行うこ
とができる。

このように、本実施例１の製造方法では、電子線直接′
描画法またはレーザ直接描画法を用いて配線７．９のパ
ターン形成および接続孔１０．１１の開孔を行うので、
品種毎に配線用フォトマスクを製造する工程が不要とな
り、マルチチップ・モジュールの開発期間の短縮および
製造コストの低減を実現することができる。

また、本実施例１の製造方法では、半導体チップ３の四
隅に設けた位置および高さ検出用のマーク６８を利用し
て露光領域の座標の補正を行うので、配線７．９や接続
孔１０．１１の加工精度か向上し、マルチチップ・モジ
ュールの製造歩留りを向上させることができる。

第１４図は、上記基板ｌを封止したマルチチップ・パッ
ケージ６０の一例である。

基板ｌは、ろう材または接着剤を介してパッケージ基板
６１のキャビティ６２内に針止されている。パッケージ
基板６１は、例えばムライトや窒化アルミニウムなどの
セラミック材料からなり、その下面には所定数のリード
ビン６３が設けられている。基板ｌのリード配線４は、
ＡｆやＡｕなどからなるボンディングワイヤ６４を介し
てパッケージ基板６１のリード配線６５と接続されてい
る。また、上記リード配線６５は、パッケージ基板６１
の内部配線（図示せず）を通じて上記り一ドビン６３と
接続されている。すなわち、基板１に搭載された半導体
チップ３は、配線７．９、リード配線４、ボンディング
ワイヤ６４、リード配線６５およびパッケージ基板６１
の内部配線を通してリードビン６３と接続されている。

パッケージ基板６１の主面の外周部には、ガラスなとの
封止部材６６を介してキャップ６７か搭載されている。

上記キャップ６７は、例えばムライトや窒化アルミニウ
ムなとのセラミック材料により構成されている。

〔実施例２〕 前記実施例１のマルチチップ・モジュールは、基板ｌ上
に搭載した半導体チップ３．３・・・の主面上にのみ配
線層を設けたが、第１５図に示すように、基板ｌ側に配
線１１を増設して配線密度を向上させることにより、さ
らに大規模のシステムを実現することかできる。この場
合、電源用配線のパターンは多くの品種でほぼ共通して
いるため、基板１鉗の配線１１を電源用配線とし、半導
体チップ３主面上の配線７，９を信号用配線とするのが
よい。

基板１の配線１１と半導体チップ３，３・・・の主面上
の配線７．９との接続は、配線１１上にフェイスダウン
・ポンディングした配線用チップ３ｂを通じて行う。上
記配線用チップ３ｂには、貫通孔１２ａか開孔されてお
り、上記貫通孔１２ａの内部には、内部配線１３か設け
られている。上記内部配線１３は、その一端が配線７に
接続されており、他端にはＣＣＢバンブ１４が接続され
ている。上記配線用チップ３ｂの貫通孔１２ａは、例え
ばＫＯＨ水溶液、エチレンジアミン・水溶液なとのエッ
チャントを用いた異方性エツチングにより開孔する。ま
た、上記貫通孔１２ａ内の内部配線１３は、電鋳金属の
埋込みなどによって形成する。

上記内部配線１３とＣＣＢバンブ１４との接続は、半田
ボール供給法などによって行う。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実施例１．２に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。

半導体チップの主面上に形成する配線層は、層でもよく
、また三層以上であってもよい。

基板上に単導体チップを搭載する際、あらかしめ半導体
チ′ツブとほぼ同寸法の孔を基板に多数設けておき、そ
れぞれの孔に半導体チップを一個ずつ埋込んてもよい。

基板材料には、セラミックや合成樹脂なとを用いること
。もてきる。

基板を封止するパッケージは、樹脂封止形パッケージで
もよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

（Ｉ）９本発明によれば、基板上に搭載する半導体チッ
プ同士の間隔を著しく縮小することかできるので、高集
積マルチチップ・モジュールを容易に実現することがで
きる。

（２）９本発明によれば、半導体チップの面積を縮小す
ることができるので、高集積マルチチップ・モジュール
を容易に実現することかできる。

（３）１本発明によれば、所定のシステム機能を有する
シングルチップ・マイクロコンピュータをＲＡＭ、ＲＯ
Ｍ、ランダムロジックなどと共に基板上に搭載すること
により、基板上でシステムの規模を階層的に拡大するこ
とかできる。

（４）１本発明によれば、品種毎に基板を設計、製造し
たり、基板上に半導体チップを搭載したりする工程が不
要となるので、マルチチップ・モジュールの開発期間の
短縮および製造コストの低減を実現することができる。

（５）１本発明によれば、品種毎に配線用フォトマスク
を製造する工程が不要となるので、マルチチップ・モジ
ュールの開発期間の短縮および製造コストの低減を実現
することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるマルチチップ・モジ
ュールの断面図、 第２図は、基板に搭載した半導体チップのレイアウトを
示す平面図、 第３図は、システムを階層構造を説明する概念図、 第４図は、マルチチップ・モジュールの製造工程を示す
フロー図、 第５図は、半導体ウェハに形成された集積回路の要部断
面図、 第６図および第７図は、半導体ウェハの要部をそれぞれ
示す平面図、 第８図乃至第１０図は、半導体チップを基板に搭載する
方法を工程順に示す断面図、 第１１図は、基板上に搭載した半導体チップの位置およ
び高さの補正方法を説明する図、第１２図および第１３
図は、半導体チップの主面上に配線を形成する方法を工
程順に示す断面図、第１４図は、基板を封止したパッケ
ージの断面図、 第１５図は、本発明の他の実施例であるマルチチップ・
モジュールの断面図である。 ■・・・基板、２・・・凹溝、３・・・半導体チップ、
３ａ・・・テスト用チップ、３ｂ・・・配線用チ・シブ
、４，６５・・・リード配線、５・・・充填材、６，８
，２９．．３２，３３．４１・・・絶縁膜、７，９，１
１．３４ａ、３４ｂ、３４ｃ、３６，３８ａ、３８ｂ、
３８ｃ、４０ａ。 ４、Ｏｂ、４０ｃ、５１・・・配線、１０，１１゜２９
ａ、２９ｂ、２９ｃ、３３ａ、３３ｂ、３３ｃ、３５ａ
、３７ａ・・・接続孔、１２．４４・・・パッシベーシ
ョン膜、１２ａ・・・貫通孔、１．３・・・内部配線、
１４・・・ＣＣＢバンブ、２０・・・半導体ウェハ、２
１・・・埋込み層、２２・・・エピタキシャル層、２３
・・・フィールド絶縁膜、２４・・・チャネルストッパ
領域、２５・・・真正ベース領域、２６・・・外部ベー
ス領域、２７・・・エミッタ領域、２８・・・コレクタ
取出し領域、３０・・・ベース引出し電極、３１・・・
エミッタ引出し電極、３５．３７．３９・・・層間絶縁
膜、４２・・・５ｉｓＮａ膜、４３・・・５ｉｎｔ膜、
５０・・・テスト用パッド、６０・・・マルチチップ・
パッケージ、６１・・・パッケージ基板、６２・・・キ
ャビティ、６３・・・リードピン、６４・・・ボンディ
ングワイヤ、６６・・・封止材、６７・・・キャップ、
６８・・・マーク、Ｓ・・・スクライブライン。 代理人　弁理士　筒　井　大　和 第 ２図 ＾−一 弔 図 −＝１ 第 図 ５０：テスト用ノ（・ノド 第 ７図 ／ ３ａ：テスト用チップ

Claims (1)

1. 【特許請求の範囲】 １、基板上に搭載した複数個の半導体チップの主面上に
   絶縁層と配線層とを交互に積層し、前記配線層の配線を
   通じて前記半導体チップ間を直結したことを特徴とする
   半導体集積回路装置。 ２、前記配線層の配線を通じて前記半導体チップの内部
   配線同士を接続したことを特徴とする請求項１記載の半
   導体集積回路装置。 ３、前記基板に配線を設けるとともに、前記基板上に配
   線用チップをフェイスダウン・ボンディングし、前記配
   線用チップの内部配線を通じて前記配線層の配線と前記
   基板の配線とを接続したことを特徴とする請求項１記載
   の半導体集積回路装置。 ４、前記基板をパッケージで封止したことを特徴とする
   請求項１記載の半導体集積回路装置。 ５、システムの構成単位となる複数個の半導体チップを
   基板上に搭載した後、前記半導体チップの主面上に絶縁
   層および配線層を交互に形成し、品種毎にパターン形成
   した前記配線層の配線を通じて所定の半導体チップ間を
   接続することによって、前記基板上に所定のシステムを
   実現することを特徴とする半導体集積回路装置の製造方
   法。 ６、システムの構成単位となる前記複数個の半導体チッ
   プは、シングルチップ・マイクロコンピータを含むこと
   を特徴とする請求項５記載の半導体集積回路装置の製造
   方法。 ７、品種毎に作成したチップ間結線情報ファイルに基づ
   いて前記配線層の配線をパターン形成することを特徴と
   する請求項５記載の半導体集積回路装置の製造方法。 ８、電子線直接描画法またはレーザ直接描画法を用いて
   前記配線層の配線をパターン形成することを特徴とする
   請求項５記載の半導体集積回路装置の製造方法。 ９、半導体ウェハのスクライブライン上に半導体チップ
   に接続されたパッドを形成し、ウェハプロセス完了後、
   前記パッドにプローブを当接して前記半導体チップの良
   否を判定することを特徴とする請求項５記載の半導体集
   積回路装置の製造方法。 １０、半導体ウェハの一部に半導体チップに接続された
   テスト用チップを形成し、ウェハプロセス完了後、前記
   テスト用チップを通じて前記半導体チップの良否を判定
   することを特徴とする請求項５記載の半導体集積回路装
   置の製造方法。