JPH0472918A - 高速アナログ・ディジタル変換装置 - Google Patents
高速アナログ・ディジタル変換装置Info
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- JPH0472918A JPH0472918A JP18393490A JP18393490A JPH0472918A JP H0472918 A JPH0472918 A JP H0472918A JP 18393490 A JP18393490 A JP 18393490A JP 18393490 A JP18393490 A JP 18393490A JP H0472918 A JPH0472918 A JP H0472918A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明は、アナログ信号をディジタル信号に変換するア
ナログ・ディジタル変換装置に関する。
ナログ・ディジタル変換装置に関する。
従来の装置は、特開昭６０−２９０２８号公報に記載の
ように、Ｎ個のサンプルホールド回路およびＮ個のアナ
ログ・ディジタル変換回路と上記Ｎ個のアナログ・ディ
ジタル変換回路の出力データを合成するデータ合成回路
で１台のアナログ・ディジタル変換装置を構成し、タイ
ミングをＮ分割することにより、高速化を実現している
。しかし、各サンプルホールド回路及び各アナログ・デ
ィジタル変換回路に対するタイミングが固定であった。
ように、Ｎ個のサンプルホールド回路およびＮ個のアナ
ログ・ディジタル変換回路と上記Ｎ個のアナログ・ディ
ジタル変換回路の出力データを合成するデータ合成回路
で１台のアナログ・ディジタル変換装置を構成し、タイ
ミングをＮ分割することにより、高速化を実現している
。しかし、各サンプルホールド回路及び各アナログ・デ
ィジタル変換回路に対するタイミングが固定であった。
【発明が解決しようとする課題１
」二記従来技術は、使用するＮ個のサンプルホールド回
路およびＮ個のアナログ・ディジタル変換回路の特性の
バラツキし二対する考慮がされておらず、変換結果に悪
影響を与える等の問題があった。 その現象は、直流的波形を変換したときに顕著であり、
変換後再生したデータが折線的波形になってしまってい
た。 本発明の目的は、高速性を失うことなく、使用するＮ個
のサンプルホールド回路およびＮ個のアナログ・ディジ
タル変換回路の特性を見かけ上向−化して、変換結果へ
の悪影響を無くすことにある。 【課題を解決するための手段】 上記目的を達成するために２本発明は、同一の波形が繰
り返されるアナログ入力信号に対して。 同一時間の変換を全てのサンプルホールド回路とアナロ
グ・ディジタル変換回路を使用して行い。 その結果の総和を求め、変換結果とするものである。
路およびＮ個のアナログ・ディジタル変換回路の特性の
バラツキし二対する考慮がされておらず、変換結果に悪
影響を与える等の問題があった。 その現象は、直流的波形を変換したときに顕著であり、
変換後再生したデータが折線的波形になってしまってい
た。 本発明の目的は、高速性を失うことなく、使用するＮ個
のサンプルホールド回路およびＮ個のアナログ・ディジ
タル変換回路の特性を見かけ上向−化して、変換結果へ
の悪影響を無くすことにある。 【課題を解決するための手段】 上記目的を達成するために２本発明は、同一の波形が繰
り返されるアナログ入力信号に対して。 同一時間の変換を全てのサンプルホールド回路とアナロ
グ・ディジタル変換回路を使用して行い。 その結果の総和を求め、変換結果とするものである。
対象となるアナログ信号は、同一波形の繰返しであるこ
とが条件となる。まず、最初に選択したサンプルホール
ド回路とアナログ・ディジタル変換回路を使用して、対
象となるアナログ入力信号の各サンプリング点における
アナログ・ディジタル変換を行い、変換結果をメモリに
格納する。次のサイクルでは、前回と異なったサンプル
ホールド回路およびアナログ・ディジタル変換回路を使
用して、前回と同しサンプリング点においてアナログ・
ディジタル変換を行い、変換結果と前回の変換結果に対
するメモリの内容と加算して再びメモリに格納し２次の
サイクルの変換結果に対する加数とする。以上の変換動
作と加算動作を、使用する全てのサンプルホールド回路
とアナログ・ディジタル変換回路により、同しサンプリ
ング点におけるアナログ・ディジタル変換を行うまで繰
り返す。 この結果最終的に、メモリには同じサンプリング点にお
ける全てのサンプルホールド回路とアナログ・ディジタ
ル変換回路の変換結果の総和が格納される。その結果を
加算回数Ｎで割算して平均値を求めれば、全変換結果に
対するサンプルホールド回路とアナログ・ディジタル変
換回路の特性を均一化することができる。 ［実施例］ 以下２本発明の１実施例を第１図、第２図、第３図、第
４図、第５図を使用して説明する。 タイミングを２分割して、使用する低速アナログ・ディ
ジタル変換回路の最大変換速度を２倍にするために、サ
ンプルホールド回路およびアナログ・ディジタル変換回
路を２個ずつ使用した１台の高速アナログ・ディジタル
変換装置のブロック構成を第１図に示す。 この場合、最低２回以」二同−波形のアナログ信号が繰
り返されることが条件となる。まず、アナ０グ入力信号
］は、増幅器２によって増幅した後。 サンプルホール１〜回路Ａ（６）とサンプルホール１く
回路Ｂ（１０）に同時に入力して、サンプリングする。 このサンプルホールド回路Ａ（６）とサンプルホールド
回路Ｂ（１０）の出力を、それぞれアナログ・ディジタ
ル変換回路Ａ（７）とアナログ・ディジタル変換回路Ｂ
（１１）で、ディジタル信号に変換する。 このとき、サンプルホールド回路およびアナログ・ディ
ジタル変換回路の制御は、第３図に示すようにサンプル
ホール１〜回路’Ｉ” ｓ ａ 、 ’Ｌ” Ｓ ｌ）
およびＡＤ変換制御Ｔａａ、Ｔａｂによって行う。アナ
ログ・ディジタル変換装置全体のサンプリング周期をＴ
ｃとすれば、各サンプルホールド回路およびアナログ・
ディジタル変換回路に対する起動は、２Ｔｃの周期で繰
り返す。なお、サンプルホールド制御’Ｉ’ ｓ ａと
Ｔ ｓ ｌ）の間には、ＴＯの時間差がある。ＡＤ変換
制御Ｔ ａａ 、 Ｔ ａ ｂについても同様であり、
さらにＡＤ変換制御はサンプルホール１〜制御より、サ
ンプルホール１（回路の処理に必要な時間遅れている。 そして、各サンプルホールド回路に対して、セレクタＬ
Ａ （１４）とセレクタＩＢ（１７）によって、サンプ
ルホールド回路Ａ（６）がサンプルホールド制御Ｔｓａ
を使用するとき、サンプルホールド回路Ｂ（１０）には
サンプルホールド制御Ｔｓｂを与え、逆にサンプルホー
ルド回路Ａ（６）がサンプルホールド制御Ｔｓｂを使用
するとき。 サンプルホールド回路Ｂ（１０）にはサンプルホールド
制御Ｔｓａを与えるように、セレクタＩＡ（１４）とセ
レクタＩＢ （１７）を選択ＳＥＬで制御する。同様に
、アナログ・ディジタル変換回路Ａ（７）がＡＤ変換制
御Ｔａａを使用するとき。 アナログ・ディジタル変換回路Ｂ（１１）にＡＤ変換制
御Ｔａｂを与え、逆にアナログ・ディジタル変換回路Ａ
（７）がＡＤ変換制御Ｔａｂを使用するとき、アナログ
・ディジタル変換回路Ｂ（１１）にＡＤ変換制御Ｔａａ
を与えるように、セレクタ２Ａ（１５）およびセレクタ
２Ｂ（１８）を選択ＳＥＬで制御する。 また、サンプルホールド回路Ａ（６）をサンプルホール
ド制御Ｔｓａで制御し、アナログ・ディジタル変換回路
Ａ（７）をＡＤ変換制御Ｔａａで制御するとき、アナロ
グ・ディジタル変換回路Ａ（７）の出力を加算回路Ａ（
８）に入力し、アナログ・ディジタル変換回路Ｂ（１１
）の出力を加算回路Ｂ（１２）に入力するように、セレ
クタ３Ａ（１６）とセレクタ３Ｂ（１９）を選択Ｓ Ｅ
Ｌで制御する。逆の場合には、アナログ・ディジタル
変換回路Ａ（７）の出力を加算回路Ｂ（１２）に入力し
、アナログ・ディジタル変換回路Ｂ（］１）の出力を加
算回路Ａ（８）に入力するように。 セレクタ３Ａ （１６）およびセレクタ３Ｂ （１９）
を選択ＳＥＬで制御する。 第２図は、加算回路Ａ（８）に対するアナログ・ディジ
タル変換装置全体のタイミングチャートである。アナロ
グ入力信号に対して、必ずアナログ・ディジタル変換回
路Ａ（７）とアナログ・ディジタル変換回路Ｂ（１１）
の両方を使用して変換し。 その結果を変換ごとにリアルタイムで加算する。 加算回路Ａ（８）および加算回路Ｂ（１２）では、前サ
イクルにおいて変換した同じ時間の変換結果をメモリＡ
（９）およびメモリＢ（１３）から読み出し、アナログ
・ディジタル変換回路Ａ（７）とアナログ・ディジタル
変換回路Ｂ（１１）で変換したデータと加算処理した後
、再びメモリＡ（９）およびメモリＢ（１３）に書き込
み新しい変換結果とする。なお、メモリに与えるアドレ
スは、変換ごとに更新される。 第４図は、変換処理の経過に対応したメモリＡ（９）お
よびメモリＢ（１３）の内容の変化を示している。 アナログ入力信号の第１サイクル目の変換時には、第４
図（、）に示すように、変換結果をそのままメモリに格
納する。アナログ入力信号の第２サイクル目の変換時に
は、サンプルホールド回路とアナログ・ディジタル変換
回路の制御および加算回路への入力を切り換えて変換処
理を行い、第１サイクル目の変換結果とアナログ・ディ
ジタル変換回路の出力を加算し、再びメモリに格納する
ため、第４図（ｂ）に示す内容となる。以下同様の処理
を２ｍ回繰り返せば、第４図（ｃ）に示す最終結果を得
る。このとき、各サンプルホールド回路とアナログ・デ
ィジタル変換回路の特性のバラツキによる誤差が全ての
最終結果について均一になっている。 次に、第５図に示すように、メモリＡ（９）とメモリＢ
（１３）の内容を交互に読み出し、アナログ入力信号に
対する波形を再生れば、サンプリング周期Ｔｃでのアナ
ログ・ディジタル変換が実現できる。そして、データを
読み出すとき１割算回路において加算回数に対応した割
算を行えば。 平均値が求められる。 なお９本実施例は、タイミングを２分割して。 使用する低速アナログ・ディジタル変換回路の最大変換
速度をさらに２倍にするために、サンプルホールド回路
およびアナログ・ディジタル変換回路を２個ずつ使用し
た場合のアナログ・ディジタル変換装置であるが、サン
プルホールド回路およびアナログ・ディジタル変換回路
をＮ個ずつ使用−勺 してアナログ・ディジタル変換装置を構成すれば。 タイミングをＮ分割でき、使用する低速アナログ・ディ
ジタル変換回路の最大変換速度をさらにＮ倍にすること
ができ、さらに高速性を向上することができる。この場
合、使用する全てのサンプルホール１く回路およびアナ
ログ・ディジタル変換回路の特性を均一化するために、
加算回路とメモリもＮ台使用し、それらを制御する制御
信号をＮ種設け、セレクタにより選択できればよい。 ［発明の効果１ 本発明によれば、低速アナログ・ディジタル変換回路を
複数個使用して１台の高速アナログ・ディジタル変換装
置を構成して、実効変換速度を向上する場合に、全ての
アナログ・ディジタル変換回路の特性を均一化でき、変
換結果の質を向」−することができる。
とが条件となる。まず、最初に選択したサンプルホール
ド回路とアナログ・ディジタル変換回路を使用して、対
象となるアナログ入力信号の各サンプリング点における
アナログ・ディジタル変換を行い、変換結果をメモリに
格納する。次のサイクルでは、前回と異なったサンプル
ホールド回路およびアナログ・ディジタル変換回路を使
用して、前回と同しサンプリング点においてアナログ・
ディジタル変換を行い、変換結果と前回の変換結果に対
するメモリの内容と加算して再びメモリに格納し２次の
サイクルの変換結果に対する加数とする。以上の変換動
作と加算動作を、使用する全てのサンプルホールド回路
とアナログ・ディジタル変換回路により、同しサンプリ
ング点におけるアナログ・ディジタル変換を行うまで繰
り返す。 この結果最終的に、メモリには同じサンプリング点にお
ける全てのサンプルホールド回路とアナログ・ディジタ
ル変換回路の変換結果の総和が格納される。その結果を
加算回数Ｎで割算して平均値を求めれば、全変換結果に
対するサンプルホールド回路とアナログ・ディジタル変
換回路の特性を均一化することができる。 ［実施例］ 以下２本発明の１実施例を第１図、第２図、第３図、第
４図、第５図を使用して説明する。 タイミングを２分割して、使用する低速アナログ・ディ
ジタル変換回路の最大変換速度を２倍にするために、サ
ンプルホールド回路およびアナログ・ディジタル変換回
路を２個ずつ使用した１台の高速アナログ・ディジタル
変換装置のブロック構成を第１図に示す。 この場合、最低２回以」二同−波形のアナログ信号が繰
り返されることが条件となる。まず、アナ０グ入力信号
］は、増幅器２によって増幅した後。 サンプルホール１〜回路Ａ（６）とサンプルホール１く
回路Ｂ（１０）に同時に入力して、サンプリングする。 このサンプルホールド回路Ａ（６）とサンプルホールド
回路Ｂ（１０）の出力を、それぞれアナログ・ディジタ
ル変換回路Ａ（７）とアナログ・ディジタル変換回路Ｂ
（１１）で、ディジタル信号に変換する。 このとき、サンプルホールド回路およびアナログ・ディ
ジタル変換回路の制御は、第３図に示すようにサンプル
ホール１〜回路’Ｉ” ｓ ａ 、 ’Ｌ” Ｓ ｌ）
およびＡＤ変換制御Ｔａａ、Ｔａｂによって行う。アナ
ログ・ディジタル変換装置全体のサンプリング周期をＴ
ｃとすれば、各サンプルホールド回路およびアナログ・
ディジタル変換回路に対する起動は、２Ｔｃの周期で繰
り返す。なお、サンプルホールド制御’Ｉ’ ｓ ａと
Ｔ ｓ ｌ）の間には、ＴＯの時間差がある。ＡＤ変換
制御Ｔ ａａ 、 Ｔ ａ ｂについても同様であり、
さらにＡＤ変換制御はサンプルホール１〜制御より、サ
ンプルホール１（回路の処理に必要な時間遅れている。 そして、各サンプルホールド回路に対して、セレクタＬ
Ａ （１４）とセレクタＩＢ（１７）によって、サンプ
ルホールド回路Ａ（６）がサンプルホールド制御Ｔｓａ
を使用するとき、サンプルホールド回路Ｂ（１０）には
サンプルホールド制御Ｔｓｂを与え、逆にサンプルホー
ルド回路Ａ（６）がサンプルホールド制御Ｔｓｂを使用
するとき。 サンプルホールド回路Ｂ（１０）にはサンプルホールド
制御Ｔｓａを与えるように、セレクタＩＡ（１４）とセ
レクタＩＢ （１７）を選択ＳＥＬで制御する。同様に
、アナログ・ディジタル変換回路Ａ（７）がＡＤ変換制
御Ｔａａを使用するとき。 アナログ・ディジタル変換回路Ｂ（１１）にＡＤ変換制
御Ｔａｂを与え、逆にアナログ・ディジタル変換回路Ａ
（７）がＡＤ変換制御Ｔａｂを使用するとき、アナログ
・ディジタル変換回路Ｂ（１１）にＡＤ変換制御Ｔａａ
を与えるように、セレクタ２Ａ（１５）およびセレクタ
２Ｂ（１８）を選択ＳＥＬで制御する。 また、サンプルホールド回路Ａ（６）をサンプルホール
ド制御Ｔｓａで制御し、アナログ・ディジタル変換回路
Ａ（７）をＡＤ変換制御Ｔａａで制御するとき、アナロ
グ・ディジタル変換回路Ａ（７）の出力を加算回路Ａ（
８）に入力し、アナログ・ディジタル変換回路Ｂ（１１
）の出力を加算回路Ｂ（１２）に入力するように、セレ
クタ３Ａ（１６）とセレクタ３Ｂ（１９）を選択Ｓ Ｅ
Ｌで制御する。逆の場合には、アナログ・ディジタル
変換回路Ａ（７）の出力を加算回路Ｂ（１２）に入力し
、アナログ・ディジタル変換回路Ｂ（］１）の出力を加
算回路Ａ（８）に入力するように。 セレクタ３Ａ （１６）およびセレクタ３Ｂ （１９）
を選択ＳＥＬで制御する。 第２図は、加算回路Ａ（８）に対するアナログ・ディジ
タル変換装置全体のタイミングチャートである。アナロ
グ入力信号に対して、必ずアナログ・ディジタル変換回
路Ａ（７）とアナログ・ディジタル変換回路Ｂ（１１）
の両方を使用して変換し。 その結果を変換ごとにリアルタイムで加算する。 加算回路Ａ（８）および加算回路Ｂ（１２）では、前サ
イクルにおいて変換した同じ時間の変換結果をメモリＡ
（９）およびメモリＢ（１３）から読み出し、アナログ
・ディジタル変換回路Ａ（７）とアナログ・ディジタル
変換回路Ｂ（１１）で変換したデータと加算処理した後
、再びメモリＡ（９）およびメモリＢ（１３）に書き込
み新しい変換結果とする。なお、メモリに与えるアドレ
スは、変換ごとに更新される。 第４図は、変換処理の経過に対応したメモリＡ（９）お
よびメモリＢ（１３）の内容の変化を示している。 アナログ入力信号の第１サイクル目の変換時には、第４
図（、）に示すように、変換結果をそのままメモリに格
納する。アナログ入力信号の第２サイクル目の変換時に
は、サンプルホールド回路とアナログ・ディジタル変換
回路の制御および加算回路への入力を切り換えて変換処
理を行い、第１サイクル目の変換結果とアナログ・ディ
ジタル変換回路の出力を加算し、再びメモリに格納する
ため、第４図（ｂ）に示す内容となる。以下同様の処理
を２ｍ回繰り返せば、第４図（ｃ）に示す最終結果を得
る。このとき、各サンプルホールド回路とアナログ・デ
ィジタル変換回路の特性のバラツキによる誤差が全ての
最終結果について均一になっている。 次に、第５図に示すように、メモリＡ（９）とメモリＢ
（１３）の内容を交互に読み出し、アナログ入力信号に
対する波形を再生れば、サンプリング周期Ｔｃでのアナ
ログ・ディジタル変換が実現できる。そして、データを
読み出すとき１割算回路において加算回数に対応した割
算を行えば。 平均値が求められる。 なお９本実施例は、タイミングを２分割して。 使用する低速アナログ・ディジタル変換回路の最大変換
速度をさらに２倍にするために、サンプルホールド回路
およびアナログ・ディジタル変換回路を２個ずつ使用し
た場合のアナログ・ディジタル変換装置であるが、サン
プルホールド回路およびアナログ・ディジタル変換回路
をＮ個ずつ使用−勺 してアナログ・ディジタル変換装置を構成すれば。 タイミングをＮ分割でき、使用する低速アナログ・ディ
ジタル変換回路の最大変換速度をさらにＮ倍にすること
ができ、さらに高速性を向上することができる。この場
合、使用する全てのサンプルホール１く回路およびアナ
ログ・ディジタル変換回路の特性を均一化するために、
加算回路とメモリもＮ台使用し、それらを制御する制御
信号をＮ種設け、セレクタにより選択できればよい。 ［発明の効果１ 本発明によれば、低速アナログ・ディジタル変換回路を
複数個使用して１台の高速アナログ・ディジタル変換装
置を構成して、実効変換速度を向上する場合に、全ての
アナログ・ディジタル変換回路の特性を均一化でき、変
換結果の質を向」−することができる。
第１図は本発明による一実施例の装置構成を示すブロッ
ク図、第２図は第１図における全体のタイミングチャー
ト、第３図は第１図におけるアナログ・ディジタル変換
のタイミングチャート、第４１イ１は第１図における処
理の経過に対応したメモリの内容の変化、第５図は波形
再生部の入出力関係の説明図である。 符号の説明 ■・アナログ入力信号、２・・増幅器、３・・ディジタ
ル出力信号、４・・・割算回路、５ 波形再生回路。
ク図、第２図は第１図における全体のタイミングチャー
ト、第３図は第１図におけるアナログ・ディジタル変換
のタイミングチャート、第４１イ１は第１図における処
理の経過に対応したメモリの内容の変化、第５図は波形
再生部の入出力関係の説明図である。 符号の説明 ■・アナログ入力信号、２・・増幅器、３・・ディジタ
ル出力信号、４・・・割算回路、５ 波形再生回路。
Claims (1)
- １、アナログ信号をサンプリングするＮ（Ｎは自然数）
個のサンプルホールド回路、サンプルホールド回路の出
力をディジタル信号に変換するＮ個のアナログ・ディジ
タル変換回路、変換結果を記憶するＮ個のメモリ、メモ
リの出力とアナログ・ディジタル変換回路の変換結果を
加算するＮ個の加算回路、メモリに記憶されたデータを
並べ替える波形再生回路、加算回路の加算回数に応じて
変換結果に対する割算を行う割算回路、およびサンプル
ホールド回路の制御タイミングを選択するＮ個のセレク
タ、アナログ・ディジタル変換回路の制御タイミングを
選択するＮ個のセレクタ、加算回路に対するアナログ・
ディジタル変換回路の出力を選択するＮ個のセレクタで
構成して、同一の波形が繰り返される１つのアナログ信
号入力信号に対して、Ｎ個並列に接続してＮ分割したタ
イミングで並列処理し、同一時間の変換を全てのサンプ
ルホールド回路とアナログ・ディジタル変換回路を使用
して行い、その結果の総和を求め、変換終了後波形を再
生することにより、高速化と共に、Ｎ個のサンプルホー
ルド回路およびアナログ・ディジタル変換回路の特性の
バラツキを均一化すること特徴とする高速アナログ・デ
ィジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18393490A JPH0472918A (ja) | 1990-07-13 | 1990-07-13 | 高速アナログ・ディジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18393490A JPH0472918A (ja) | 1990-07-13 | 1990-07-13 | 高速アナログ・ディジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0472918A true JPH0472918A (ja) | 1992-03-06 |
Family
ID=16144365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18393490A Pending JPH0472918A (ja) | 1990-07-13 | 1990-07-13 | 高速アナログ・ディジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0472918A (ja) |
-
1990
- 1990-07-13 JP JP18393490A patent/JPH0472918A/ja active Pending
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