JPH0473337B2 - - Google Patents
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- JPH0473337B2 JPH0473337B2 JP58105541A JP10554183A JPH0473337B2 JP H0473337 B2 JPH0473337 B2 JP H0473337B2 JP 58105541 A JP58105541 A JP 58105541A JP 10554183 A JP10554183 A JP 10554183A JP H0473337 B2 JPH0473337 B2 JP H0473337B2
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- 230000005540 biological transmission Effects 0.000 claims description 33
- 230000008054 signal transmission Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000001514 detection method Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
-
- G—PHYSICS
- G08—SIGNALLING
- G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
- G08C15/00—Arrangements characterised by the use of multiplexing for the transmission of a plurality of signals over a common path
- G08C15/06—Arrangements characterised by the use of multiplexing for the transmission of a plurality of signals over a common path successively, i.e. using time division
- G08C15/12—Arrangements characterised by the use of multiplexing for the transmission of a plurality of signals over a common path successively, i.e. using time division the signals being represented by pulse characteristics in transmission link
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/40006—Architecture of a communication node
- H04L12/40013—Details regarding a bus controller
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
《産業上の利用分野》
この発明は、所定の符号列信号を専用の同期信
号伝送線を介して各ステーシヨンへ供給し、各ス
テーシヨンのアドレツシングおよび同期をとる方
式のネツトワークシステムに関する。
号伝送線を介して各ステーシヨンへ供給し、各ス
テーシヨンのアドレツシングおよび同期をとる方
式のネツトワークシステムに関する。
《従来技術とその問題点》
所定の符号列信号を専用の同期信号伝送線を介
して各ステーシヨンへ供給し、各ステーシヨンの
アドレツシングおよび同期をとる方式のネツトワ
ークシステムとしては、例えば、特公昭52−
13367公報に示される如きものがある。これは、
第１図に示す如く、複数対の送信ステーシヨン４
および受信ステーシヨン５を同期信号伝送線２お
よびデータ伝送線３とによつて結合してなるもの
で、前記同期信号伝送線２には同期信号発生器１
から、第２図ｃに示されるような同期信号が各ス
テーシヨンに供給されている。
して各ステーシヨンへ供給し、各ステーシヨンの
アドレツシングおよび同期をとる方式のネツトワ
ークシステムとしては、例えば、特公昭52−
13367公報に示される如きものがある。これは、
第１図に示す如く、複数対の送信ステーシヨン４
および受信ステーシヨン５を同期信号伝送線２お
よびデータ伝送線３とによつて結合してなるもの
で、前記同期信号伝送線２には同期信号発生器１
から、第２図ｃに示されるような同期信号が各ス
テーシヨンに供給されている。
上記同期信号発生器１においては、第２図ａに
示されるような一定周期τのクロツク信号と、同
図ｂに示されるような一定周期Ｔで、Ｈ，Ｈ，
Ｈ，Ｌ，Ｌ，Ｈ，Ｌという順序を繰り返すＭ系列
符号を発生し、幅変調を行なつて同図ｃに示すよ
うな信号を発生するものである。
示されるような一定周期τのクロツク信号と、同
図ｂに示されるような一定周期Ｔで、Ｈ，Ｈ，
Ｈ，Ｌ，Ｌ，Ｈ，Ｌという順序を繰り返すＭ系列
符号を発生し、幅変調を行なつて同図ｃに示すよ
うな信号を発生するものである。
上記送信ステーシヨン４は、上記同期信号を受
信し、第２図に示したようなクロツク信号と符号
系列信号とに復調する受信回路６と、復調された
符号系列信号をクロツク信号に同期して順次シフ
トするシフトレジスタ７，８，９および、前記シ
フトレジスタ７，８，９の各出力の論理演算を行
なつて予め定められた論理出力となつたときにゲ
ート１１を開く論理回路１０とを備えている。
信し、第２図に示したようなクロツク信号と符号
系列信号とに復調する受信回路６と、復調された
符号系列信号をクロツク信号に同期して順次シフ
トするシフトレジスタ７，８，９および、前記シ
フトレジスタ７，８，９の各出力の論理演算を行
なつて予め定められた論理出力となつたときにゲ
ート１１を開く論理回路１０とを備えている。
第３図は上記シフトレジスタ７，８，９の出力
D1，D2，D3および論理回路１０の出力Ｘの関係
をクロツク毎に示したもので、同図に示される如
く、シフトレジスタ７，８，９の出力のＬ，Ｈの
組合せパターンは上記符号系列信号の周期Ｔの間
に７種類現われる。
D1，D2，D3および論理回路１０の出力Ｘの関係
をクロツク毎に示したもので、同図に示される如
く、シフトレジスタ７，８，９の出力のＬ，Ｈの
組合せパターンは上記符号系列信号の周期Ｔの間
に７種類現われる。
従つて、各送信ステーシヨン４において上記７
つの組合せパターンのうちの１つを論理回路１０
の成立条件とすれば（例えば、同図に示す如く
Ｈ，Ｈ，Ｌ）、上記符号系列信号の１周期Ｔの間
に１回だけ論理回路１０の論理が成立してゲート
１１が開かれることとなり、出力回路１２から１
ビツトのデータがデータ伝送線３へ送出されるこ
ととなる。
つの組合せパターンのうちの１つを論理回路１０
の成立条件とすれば（例えば、同図に示す如く
Ｈ，Ｈ，Ｌ）、上記符号系列信号の１周期Ｔの間
に１回だけ論理回路１０の論理が成立してゲート
１１が開かれることとなり、出力回路１２から１
ビツトのデータがデータ伝送線３へ送出されるこ
ととなる。
同様にして、受信ステーシヨン５においても、
受信回路１３とシフトレジスタ１４，１５，１６
および論理回路１７を備えており、上記符号系列
信号の１周期Ｔの間に所定の組合せパターンが得
られたときのみゲート１８を開き、データ伝送線
３から信号を入力回路１９へ取込む構成となつて
いる。
受信回路１３とシフトレジスタ１４，１５，１６
および論理回路１７を備えており、上記符号系列
信号の１周期Ｔの間に所定の組合せパターンが得
られたときのみゲート１８を開き、データ伝送線
３から信号を入力回路１９へ取込む構成となつて
いる。
このようにして、送信ステーシヨン４の論理回
路１０の成立条件と同一の成立条件を有する論理
回路１７を備えた受信ステーシヨンとの間でデー
タの送受が可能となり、他の成立条件を有する送
受信ステーシヨンに対して異なる同期をとること
ができ、データが衝突することなく送受信ができ
る。
路１０の成立条件と同一の成立条件を有する論理
回路１７を備えた受信ステーシヨンとの間でデー
タの送受が可能となり、他の成立条件を有する送
受信ステーシヨンに対して異なる同期をとること
ができ、データが衝突することなく送受信ができ
る。
しかしながら、上記従来のネツトワークシステ
ムにあつては、送受信用のゲートが開かれる毎に
１ビツトのデータしか送受信できないため、複数
ビツトからなるデータの送受信を行なうには、前
記符号系列信号の１周期当りのビツト数を増す必
要があり、同期信号発生器１の構成が複雑となる
とともに、各ステーシヨンにおけるシフトレジス
タの段数が増加してコストアツプに繋がり、ま
た、処理速度の低下を招くこととなる。
ムにあつては、送受信用のゲートが開かれる毎に
１ビツトのデータしか送受信できないため、複数
ビツトからなるデータの送受信を行なうには、前
記符号系列信号の１周期当りのビツト数を増す必
要があり、同期信号発生器１の構成が複雑となる
とともに、各ステーシヨンにおけるシフトレジス
タの段数が増加してコストアツプに繋がり、ま
た、処理速度の低下を招くこととなる。
更に、１ビツトずつの送受信方式では誤り検出
処理を行なうことができず、信頼性が低下する。
処理を行なうことができず、信頼性が低下する。
《発明の目的》
この発明は、上記の事情に鑑みてなされたもの
で、その目的とするところは、符号系列信号の１
周期当りのビツト数を増すことなく複数ビツトの
データを送受信可能とするとともに、誤り検出を
可能として信頼性を向上させることにある。
で、その目的とするところは、符号系列信号の１
周期当りのビツト数を増すことなく複数ビツトの
データを送受信可能とするとともに、誤り検出を
可能として信頼性を向上させることにある。
《発明の構成》
本発明は、上記目的を達成するために、同期信
号伝送線を介して所定の符号列信号を各ステーシ
ヨンへ供給し、各ステーシヨンに所定周期で順次
変動する複数のアドレスを与えるネツトワークシ
ステムにおいて、前記各ステーシヨンは、前記ア
ドレスがステーシヨン毎に少なくとも１つ定めら
れた特定アドレスである期間に限り送信ゲートを
開き、この間に複数ビツトの送信データをデータ
伝送線へシリアルに送出する送信手段あるいは、
前記アドレスがステーシヨン毎に少なくとも１つ
定められた特定アドレスである期間に限り受信ゲ
ートを開き、この間に前記データ伝送線から複数
ビツトのシリアルデータを受信する受信手段のう
ち少なくとも一方を備えることを特徴とするもの
である。
号伝送線を介して所定の符号列信号を各ステーシ
ヨンへ供給し、各ステーシヨンに所定周期で順次
変動する複数のアドレスを与えるネツトワークシ
ステムにおいて、前記各ステーシヨンは、前記ア
ドレスがステーシヨン毎に少なくとも１つ定めら
れた特定アドレスである期間に限り送信ゲートを
開き、この間に複数ビツトの送信データをデータ
伝送線へシリアルに送出する送信手段あるいは、
前記アドレスがステーシヨン毎に少なくとも１つ
定められた特定アドレスである期間に限り受信ゲ
ートを開き、この間に前記データ伝送線から複数
ビツトのシリアルデータを受信する受信手段のう
ち少なくとも一方を備えることを特徴とするもの
である。
《実施例の説明》
以下、本発明の実施例を第４図以下の図面を用
いて詳細に説明する。
いて詳細に説明する。
第４図は、本発明に係るネツトワークシステム
の一実施例の構成を示すブロツク図である。な
お、同図は本実施例のネツトワークシステムを構
成する複数のステーシヨンのうちの１ステーシヨ
ンの構成を示すものであり、他のステーシヨンは
同一構成であるものとして以下説明する。
の一実施例の構成を示すブロツク図である。な
お、同図は本実施例のネツトワークシステムを構
成する複数のステーシヨンのうちの１ステーシヨ
ンの構成を示すものであり、他のステーシヨンは
同一構成であるものとして以下説明する。
この実施例のネツトワークシステムは、第４図
に示すような構成のステーシヨンを同期信号伝送
線２とデータ伝送線とで結合したもので、前記同
期信号伝送線２には第１図に示した同期信号発生
器１から第２図および第３図で示したものと同様
のＭ系列符号を含む同期信号CMが各ステーシヨ
ンに供給されている。
に示すような構成のステーシヨンを同期信号伝送
線２とデータ伝送線とで結合したもので、前記同
期信号伝送線２には第１図に示した同期信号発生
器１から第２図および第３図で示したものと同様
のＭ系列符号を含む同期信号CMが各ステーシヨ
ンに供給されている。
受信回路２１は、同期信号伝送線から供給され
る同期信号CM（第２図ｃに示すものと同様の信
号）を受信して、第２図ａに示したようなクロツ
ク信号CLKおよび第２図ｂに示したようなＭ系
列符号Ｍに分離し、３段のシフトレジスタ２２へ
供給し、シフトレジスタ２２の出力D1，D2，D3
を第３図に示したような出力とする。
る同期信号CM（第２図ｃに示すものと同様の信
号）を受信して、第２図ａに示したようなクロツ
ク信号CLKおよび第２図ｂに示したようなＭ系
列符号Ｍに分離し、３段のシフトレジスタ２２へ
供給し、シフトレジスタ２２の出力D1，D2，D3
を第３図に示したような出力とする。
上記シフトレジスタ２２の出力D1，D2，D3は、
送受信制御回路３０内のメモリ回路３７にアドレ
スデータとして供給されている。このメモリ回路
３７には、上記Ｍ系列符号の１周期Ｔ間に現われ
るＨ，Ｌの組合せパターンをアドレスとしてお
り、各アドレスに対応して送受信制御用のデータ
G1，G2が設定記憶されている。
送受信制御回路３０内のメモリ回路３７にアドレ
スデータとして供給されている。このメモリ回路
３７には、上記Ｍ系列符号の１周期Ｔ間に現われ
るＨ，Ｌの組合せパターンをアドレスとしてお
り、各アドレスに対応して送受信制御用のデータ
G1，G2が設定記憶されている。
ラツチ回路３１は、前記受信回路２１から供給
されるクロツク信号CLKに同期して前記メモリ
回路３７の出力G1をラツチするもので、例えば
Ｄ型フリツプフロツプで構成されている。このラ
ツチ回路３１の出力L1はゲートＡ３３および、
ラツチａ、ラツチｂ、ラツチｃに供給されてい
る。
されるクロツク信号CLKに同期して前記メモリ
回路３７の出力G1をラツチするもので、例えば
Ｄ型フリツプフロツプで構成されている。このラ
ツチ回路３１の出力L1はゲートＡ３３および、
ラツチａ、ラツチｂ、ラツチｃに供給されてい
る。
ラツチ回路３２は、上記クロツク信号CLKに
同期して前記メモリ回路３７の出力G2をラツチ
するもので、同じくＤ型フリツプフロツプで構成
されている。このラツチ回路３２の出力L2はゲ
ートＢ３４および、インバータ３６を介してゲー
トＣ３５へ供給されている。
同期して前記メモリ回路３７の出力G2をラツチ
するもので、同じくＤ型フリツプフロツプで構成
されている。このラツチ回路３２の出力L2はゲ
ートＢ３４および、インバータ３６を介してゲー
トＣ３５へ供給されている。
送信回路４０は、複数ビツトからなるデータを
格納するメモリ回路４４と、このメモリ回路から
出力されるパラレルデータをシリアルデータに変
換するパラレル／シリアル変換器（Ｐ／Ｓ変換
器）４３と、このＰ／Ｓ変換器４３に所定周期
（≪Ｔ）のクロツク信号を供給するクロツク発生
器４１および、前記Ｐ／Ｓ変換器４３からのシリ
アルデータのＨ，Ｌ（以下“１”，“０”で示す）
に対応して上記クロツク発生器４１のクロツク信
号を幅変調して出力する変調器４２とから構成さ
れている。
格納するメモリ回路４４と、このメモリ回路から
出力されるパラレルデータをシリアルデータに変
換するパラレル／シリアル変換器（Ｐ／Ｓ変換
器）４３と、このＰ／Ｓ変換器４３に所定周期
（≪Ｔ）のクロツク信号を供給するクロツク発生
器４１および、前記Ｐ／Ｓ変換器４３からのシリ
アルデータのＨ，Ｌ（以下“１”，“０”で示す）
に対応して上記クロツク発生器４１のクロツク信
号を幅変調して出力する変調器４２とから構成さ
れている。
上記メモリ回路４４には、ラツチａ〜ラツチｃ
から、シフトレジスタ２２の出力D1〜D3のラツ
チ出力La〜Lcがアドレスデータとして供給され
ており、入力されたアドレスに格納されているデ
ータを出力するものである。
から、シフトレジスタ２２の出力D1〜D3のラツ
チ出力La〜Lcがアドレスデータとして供給され
ており、入力されたアドレスに格納されているデ
ータを出力するものである。
受信回路５０は、ゲートＣ３５を介して取込ま
れた受信データを復調してクロツク信号とデータ
信号とに分離する復調器５１と、復調されたデー
タをパラレルデータに変換するシリアル／パラレ
ル変換器（Ｓ／Ｐ変換器）５２と、Ｓ／Ｐ変換器
５２から出力されるパラレルデータを格納するメ
モリ回路５３とから構成されている。
れた受信データを復調してクロツク信号とデータ
信号とに分離する復調器５１と、復調されたデー
タをパラレルデータに変換するシリアル／パラレ
ル変換器（Ｓ／Ｐ変換器）５２と、Ｓ／Ｐ変換器
５２から出力されるパラレルデータを格納するメ
モリ回路５３とから構成されている。
上記メモリ回路５３は、前記ラツチａ〜ラツチ
ｃの出力La〜Lcをアドレスデータとして入力し、
指定されたアドレスに前記Ｓ／Ｐ変換器５２から
供給されるデータを格納するものである。
ｃの出力La〜Lcをアドレスデータとして入力し、
指定されたアドレスに前記Ｓ／Ｐ変換器５２から
供給されるデータを格納するものである。
上記送信回路４０内のメモリ回路４４および受
信回路５０内のメモリ回路５３は、例えばマイク
ロコンピユータ（図示略）に接続されており、メ
モリ回路４４には制御負荷の状態に応じて送信用
データの書込みがなされ、また、メモリ回路５３
から読込まれたデータに基づいて制御負荷を制御
する構成となつている。
信回路５０内のメモリ回路５３は、例えばマイク
ロコンピユータ（図示略）に接続されており、メ
モリ回路４４には制御負荷の状態に応じて送信用
データの書込みがなされ、また、メモリ回路５３
から読込まれたデータに基づいて制御負荷を制御
する構成となつている。
上記の如く構成されたネツトワークシステムに
おいて、このネツトワークシステムを構成する複
数のステーシヨンのうちの１つにおいて、その送
受信制御回路３０内のメモリ回路３７には第４図
に示す如くデータが記憶されているものとし、ま
た、その他のメモリ回路４４および５３において
も第４図に示すアドレスに送受信データ用のエリ
アが設けられているものとする。
おいて、このネツトワークシステムを構成する複
数のステーシヨンのうちの１つにおいて、その送
受信制御回路３０内のメモリ回路３７には第４図
に示す如くデータが記憶されているものとし、ま
た、その他のメモリ回路４４および５３において
も第４図に示すアドレスに送受信データ用のエリ
アが設けられているものとする。
そして、今第５図に示す如く同期信号CMが各
ステーシヨンに供給され、同図における時点t1に
おいて、第４図に示すステーシヨンのシフトレジ
スタ２２の出力D3〜D1が〈１，１，１〉であつ
たとする。
ステーシヨンに供給され、同図における時点t1に
おいて、第４図に示すステーシヨンのシフトレジ
スタ２２の出力D3〜D1が〈１，１，１〉であつ
たとする。
上記の如く、シフトレジスタ２２の出力が
〈１，１，１〉であることにより、メモリ回路３
７の出力G1は遅延時間taの後に“１”となり、
他方の出力G2は“０”となる。前記遅延時間ta
は、受信回路２１における復調に要する時間であ
る。
〈１，１，１〉であることにより、メモリ回路３
７の出力G1は遅延時間taの後に“１”となり、
他方の出力G2は“０”となる。前記遅延時間ta
は、受信回路２１における復調に要する時間であ
る。
この状態から、上記同期信号CMの１周期が経
過した時点t2においては、ラツチ回路３１および
ラツチ回路３２にクロツク信号CLKが供給され
ることによつて、その時点（時点t2）における前
記メモリ回路３７の出力G1，G2がラツチされる。
すなわち、ラツチ回路３１の出力L1は“１”と
なり、ラツチ回路３２の出力L2は“０”となる。
過した時点t2においては、ラツチ回路３１および
ラツチ回路３２にクロツク信号CLKが供給され
ることによつて、その時点（時点t2）における前
記メモリ回路３７の出力G1，G2がラツチされる。
すなわち、ラツチ回路３１の出力L1は“１”と
なり、ラツチ回路３２の出力L2は“０”となる。
これと同時に、上記ラツチ回路３１の出力L1
はラツチａ〜ラツチｃに供給されることによつて
時点t2におけるシフトレジスタ２２の出力〈１，
１，１〉をラツチし、このラツチ出力La〜Lcを
上記メモリ回路４４およびメモリ回路５３へアド
レスデータとして供給する。
はラツチａ〜ラツチｃに供給されることによつて
時点t2におけるシフトレジスタ２２の出力〈１，
１，１〉をラツチし、このラツチ出力La〜Lcを
上記メモリ回路４４およびメモリ回路５３へアド
レスデータとして供給する。
上記の動作がなされた後、遅延時間taの後にシ
フトレジスタ２２の出力D3〜D1は〈１，１，０〉
となり、これによつてメモリ回路３７の出力G1
は“１”、出力G1は“１”となる。
フトレジスタ２２の出力D3〜D1は〈１，１，０〉
となり、これによつてメモリ回路３７の出力G1
は“１”、出力G1は“１”となる。
従つて、上記ラツチ回路３１の出力L1が“１”
となつたことによりゲートＡ３３が開かれ、かつ
ラツチ回路３２の出力L2が“０”となつたこと
によりゲートＣ３５が開かれて、受信可能状態と
なる。よつて、データ伝送線からゲートＡ３３、
ゲートＣ３５を介して複数ビツトシリアルデータ
が受信され、受信回路５０へ入力される。そし
て、復調およびＳ／Ｐ変換された後、メモリ回路
５３に受信データが格納される。
となつたことによりゲートＡ３３が開かれ、かつ
ラツチ回路３２の出力L2が“０”となつたこと
によりゲートＣ３５が開かれて、受信可能状態と
なる。よつて、データ伝送線からゲートＡ３３、
ゲートＣ３５を介して複数ビツトシリアルデータ
が受信され、受信回路５０へ入力される。そし
て、復調およびＳ／Ｐ変換された後、メモリ回路
５３に受信データが格納される。
このとき、メモリ回路５３にはアドレスデータ
として〈１，１，１〉が供給されており、このア
ドレス〈１，１，１〉に対応するメモリエリアに
受信データが格納されることとなる。
として〈１，１，１〉が供給されており、このア
ドレス〈１，１，１〉に対応するメモリエリアに
受信データが格納されることとなる。
次に、更に上記同期信号CMの１周期が経過
し、時点t3となつた場合には、同様にして、ラツ
チ回路３１およびラツチ回路３２はその時点t3に
おけるメモリ回路３７の出力G1，G2をラツチす
る。このとき、上記出力G1は“１”、出力G2は
“１”であり、従つてラツチ回路３１の出力L1は
“１”、ラツチ回路３１の出力L2は“１”となる。
し、時点t3となつた場合には、同様にして、ラツ
チ回路３１およびラツチ回路３２はその時点t3に
おけるメモリ回路３７の出力G1，G2をラツチす
る。このとき、上記出力G1は“１”、出力G2は
“１”であり、従つてラツチ回路３１の出力L1は
“１”、ラツチ回路３１の出力L2は“１”となる。
これによつて、ゲートＡ３３は“開”、ゲート
Ｂ３４は“開”、ゲートＣ３５は“開”となり、
送信可能状態となる。
Ｂ３４は“開”、ゲートＣ３５は“開”となり、
送信可能状態となる。
また、ラツチａ〜ラツチｃの出力La〜Lcは、
上記時点t3におけるシフトレジスタ２２の出力
〈１，１，０〉をラツチし、上記メモリ回路４４
およびメモリ回路５３へ供給する。
上記時点t3におけるシフトレジスタ２２の出力
〈１，１，０〉をラツチし、上記メモリ回路４４
およびメモリ回路５３へ供給する。
シフトレジスタ２２の出力D3〜D1は、上記時
点t3から遅延時間ta経過した後に１段シフトされ
てその出力は〈１，０，０〉となり、これに伴つ
てメモリ回路３７の出力は変化する。
点t3から遅延時間ta経過した後に１段シフトされ
てその出力は〈１，０，０〉となり、これに伴つ
てメモリ回路３７の出力は変化する。
従つて、上記時点t3から同期信号CMの１周期
が経過するまでは、ゲートＡ３３およびゲートＢ
３４を介して送信回路４０から複数ビツトのシリ
アルデータがデータ伝送線３へ送出される。この
とき、メモリ回路４４からは供給されるアドレス
データ〈１，１，０〉に対応するエリア内の送信
用データが送出される構成となつている。
が経過するまでは、ゲートＡ３３およびゲートＢ
３４を介して送信回路４０から複数ビツトのシリ
アルデータがデータ伝送線３へ送出される。この
とき、メモリ回路４４からは供給されるアドレス
データ〈１，１，０〉に対応するエリア内の送信
用データが送出される構成となつている。
上記の如く、第４図に示したステーシヨンにお
いては、アドレスが〈１，１，１〉のときに受信
がなされ、〈１，１，０〉のときに送信がなされ
る構成となつている。これに対応して、他のステ
ーシヨンのうちの１ステーシヨンにおいてアドレ
スが〈１，１，１〉のときに送信を行ない、〈１，
１，０〉の場合に受信を行なうように各メモリ回
路３７，４４，５３の設定を行なつておけば、こ
のステーシヨンと第４図に示すステーシヨンとの
間で同期をとることができ、これら２つのステー
シヨン間でのデータの送受信が可能となる。
いては、アドレスが〈１，１，１〉のときに受信
がなされ、〈１，１，０〉のときに送信がなされ
る構成となつている。これに対応して、他のステ
ーシヨンのうちの１ステーシヨンにおいてアドレ
スが〈１，１，１〉のときに送信を行ない、〈１，
１，０〉の場合に受信を行なうように各メモリ回
路３７，４４，５３の設定を行なつておけば、こ
のステーシヨンと第４図に示すステーシヨンとの
間で同期をとることができ、これら２つのステー
シヨン間でのデータの送受信が可能となる。
また、第４図に示したステーシヨンにおいて、
更に他のアドレス、例えば〈０，０，１〉の場合
に受信、また、アドレスが〈０，１，０〉の場合
に送信を行なうようにメモリ回路３７にデータを
設定しておき、これに対応して他のステーシヨン
のうち更に他の１つのステーシヨンにおいてアド
レスが〈０，０，１〉の場合に送信、〈０，１，
０〉の場合に受信を行なうように設定しておけ
ば、このステーシヨンと第４図に示すステーシヨ
ンとの間でのデータの送受信が可能となる。この
ようにして第４図に示すステーシヨンは他のステ
ーシヨンのうち２つのステーシヨンとの間で所定
のデータを衝突させることなく別々に送受信が行
なえる。
更に他のアドレス、例えば〈０，０，１〉の場合
に受信、また、アドレスが〈０，１，０〉の場合
に送信を行なうようにメモリ回路３７にデータを
設定しておき、これに対応して他のステーシヨン
のうち更に他の１つのステーシヨンにおいてアド
レスが〈０，０，１〉の場合に送信、〈０，１，
０〉の場合に受信を行なうように設定しておけ
ば、このステーシヨンと第４図に示すステーシヨ
ンとの間でのデータの送受信が可能となる。この
ようにして第４図に示すステーシヨンは他のステ
ーシヨンのうち２つのステーシヨンとの間で所定
のデータを衝突させることなく別々に送受信が行
なえる。
従つて、上記の如く、他のステーシヨンにおい
ても、互いに送受信を行なおうとするステーシヨ
ン同士で共通するアドレスに対して送受信の設定
を行なえば、同期信号CMによつて同期をとりつ
つアドレツシングが可能となる。
ても、互いに送受信を行なおうとするステーシヨ
ン同士で共通するアドレスに対して送受信の設定
を行なえば、同期信号CMによつて同期をとりつ
つアドレツシングが可能となる。
更に、１つのステーシヨンで異なる複数のデー
タを複数のステーシヨンに対して送受信すること
が可能となり、システムの性能が一段と向上す
る。
タを複数のステーシヨンに対して送受信すること
が可能となり、システムの性能が一段と向上す
る。
また、上記第４図に示したネツトワークシステ
ムにおいては、送受信データが複数ビツトのデー
タであることから、データの誤り検出が可能とな
る。その一例としてパリテイチエツク方式を用い
た例を第５図に示す。
ムにおいては、送受信データが複数ビツトのデー
タであることから、データの誤り検出が可能とな
る。その一例としてパリテイチエツク方式を用い
た例を第５図に示す。
同図に示す如く、第４図に示したネツトワーク
システムの構成のうち、送信回路４０にパリテイ
ビツト付加回路４５を設け、送信回路５０にパリ
テイチエツク回路５４およびパラレルゲート５５
を設けた構成となつている。
システムの構成のうち、送信回路４０にパリテイ
ビツト付加回路４５を設け、送信回路５０にパリ
テイチエツク回路５４およびパラレルゲート５５
を設けた構成となつている。
従つて、送信時には、メモリ回路４４から出力
される複数ビツトパラレルデータはパリテイビツ
ト付加回路４５へ供給されてパリテイビツトが付
加された後にＰ／Ｓ変換器４３へ供給される。
される複数ビツトパラレルデータはパリテイビツ
ト付加回路４５へ供給されてパリテイビツトが付
加された後にＰ／Ｓ変換器４３へ供給される。
また、受信時には、パリテイビツトが付加され
たシリアルデータが受信されて、復調器５１およ
びＳ／Ｐ変換器５２を介してパリテイチエツク回
路５４へ供給され、パリテイチエツクを行なつ
て、データが正しいか誤りであるかを判別する。
そして、データが正しい場合にはゲート５５を開
きメモリ回路５３へデータを格納する。また、デ
ータが誤りである場合にはゲートは閉じられ誤り
データは排除される。
たシリアルデータが受信されて、復調器５１およ
びＳ／Ｐ変換器５２を介してパリテイチエツク回
路５４へ供給され、パリテイチエツクを行なつ
て、データが正しいか誤りであるかを判別する。
そして、データが正しい場合にはゲート５５を開
きメモリ回路５３へデータを格納する。また、デ
ータが誤りである場合にはゲートは閉じられ誤り
データは排除される。
なお、上記実施例においては、シフトレジスタ
２２の出力をラツチａ〜ラツチｃによつて、同期
信号CMの１周期τだけ遅延させてメモリ回路４
４およびメモリ回路５３へ供給する構成となつて
いるが、この他にシフトレジスタ２２の出力をメ
モリ回路４４およびメモリ回路５３へ供給する構
成としても良い。この場合、データの送受信タイ
ミングは、同期信号CMのパルスに対し若干の遅
延時間を必要とする。
２２の出力をラツチａ〜ラツチｃによつて、同期
信号CMの１周期τだけ遅延させてメモリ回路４
４およびメモリ回路５３へ供給する構成となつて
いるが、この他にシフトレジスタ２２の出力をメ
モリ回路４４およびメモリ回路５３へ供給する構
成としても良い。この場合、データの送受信タイ
ミングは、同期信号CMのパルスに対し若干の遅
延時間を必要とする。
《発明の効果》
以上詳細に説明したように、この発明のネツト
ワークシステムにあつては、複数ビツトのデータ
を送受信することが可能となり、誤り検出が可能
となつて信頼性が向上する。また、データのビツ
ト数が増加しても同期信号となる符号列信号のビ
ツト数を増す必要がなく、符号発生回路の構成が
簡略化でき、処理速度を速くすることができる。
ワークシステムにあつては、複数ビツトのデータ
を送受信することが可能となり、誤り検出が可能
となつて信頼性が向上する。また、データのビツ
ト数が増加しても同期信号となる符号列信号のビ
ツト数を増す必要がなく、符号発生回路の構成が
簡略化でき、処理速度を速くすることができる。
第１図は従来のネツトワークシステムの構成を
示すブロツク図、第２図は同期信号の形態を示す
波形図、第３図は同期信号から得られるアドレス
の変化を示す図、第４図は本発明に係るネツトワ
ークシステムの一実施例の構成を示すブロツク
図、第５図は同システムの動作を示すための主要
入出力波形を示すタイミングチヤート、第６図は
本発明の他の実施例の要部を示すブロツク図であ
る。 １……同期信号発生器、２……同期信号伝送
線、３……データ伝送線、２１……受信回路、２
２……シフトレジスタ、３０……送受信制御回
路、３１，３２……ラツチ回路、３３，３４，３
５……ゲート、３７，４４，５３……メモリ回
路、４０……送信回路、４２……変調器、４３…
…パラレル／シリアル変換器、５０……受信回
路、５１……復調器、５２……シリアル／パラレ
ル変換器。
示すブロツク図、第２図は同期信号の形態を示す
波形図、第３図は同期信号から得られるアドレス
の変化を示す図、第４図は本発明に係るネツトワ
ークシステムの一実施例の構成を示すブロツク
図、第５図は同システムの動作を示すための主要
入出力波形を示すタイミングチヤート、第６図は
本発明の他の実施例の要部を示すブロツク図であ
る。 １……同期信号発生器、２……同期信号伝送
線、３……データ伝送線、２１……受信回路、２
２……シフトレジスタ、３０……送受信制御回
路、３１，３２……ラツチ回路、３３，３４，３
５……ゲート、３７，４４，５３……メモリ回
路、４０……送信回路、４２……変調器、４３…
…パラレル／シリアル変換器、５０……受信回
路、５１……復調器、５２……シリアル／パラレ
ル変換器。
Claims (1)
- 【特許請求の範囲】 １ 複数のステーシヨンをデータ伝送線と同期信
号伝送線とで結合するとともに、前記同期信号伝
送線を介して所定の符号列信号を各ステーシヨン
へ供給し、各ステーシヨンに所定周期で順次変動
する複数のアドレスを与えるネツトワークシステ
ムにおいて； 前記各ステーシヨンは； 前記アドレスがステーシヨン毎に少なくとも１
つ定められた特定アドレスである期間に限り送信
ゲートを開き、この間に複数ビツトの送信データ
を前記データ伝送線へシリアルに送出する送信手
段； あるいは、前記アドレスがステーシヨン毎に少
なくとも１つ定められた特定アドレスである期間
に限り受信ゲートを開き、この間に前記データ伝
送線から複数ビツトのシリアルデータを受信する
受信手段のうち少なくとも一方を備えることを特
徴とするネツトワークシステム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105541A JPS59230348A (ja) | 1983-06-13 | 1983-06-13 | ネットワ−クシステム |
| US06/592,547 US4606022A (en) | 1983-06-13 | 1984-03-23 | Data transmission/reception network system |
| DE8484105791T DE3473545D1 (en) | 1983-06-13 | 1984-05-21 | Data transmission/reception network system |
| EP84105791A EP0128406B1 (en) | 1983-06-13 | 1984-05-21 | Data transmission/reception network system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105541A JPS59230348A (ja) | 1983-06-13 | 1983-06-13 | ネットワ−クシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59230348A JPS59230348A (ja) | 1984-12-24 |
| JPH0473337B2 true JPH0473337B2 (ja) | 1992-11-20 |
Family
ID=14410443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58105541A Granted JPS59230348A (ja) | 1983-06-13 | 1983-06-13 | ネットワ−クシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4606022A (ja) |
| EP (1) | EP0128406B1 (ja) |
| JP (1) | JPS59230348A (ja) |
| DE (1) | DE3473545D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61210738A (ja) * | 1985-03-14 | 1986-09-18 | Nissan Motor Co Ltd | 車両用信号通信装置 |
| US4712211A (en) * | 1985-03-25 | 1987-12-08 | Nissan Motor Company, Limited | Network system utilizing an intermediate synchronizations signal and predetermined code string patterns |
| US4799218A (en) * | 1985-03-28 | 1989-01-17 | Nissan Motor Company, Limited | Network system |
| JPS6227813A (ja) * | 1985-07-29 | 1987-02-05 | Hitachi Ltd | 位相同期方式 |
| JPS6256032A (ja) * | 1985-09-04 | 1987-03-11 | Nissan Motor Co Ltd | 車両用通信装置 |
| US4748617A (en) * | 1985-12-20 | 1988-05-31 | Network Systems Corporation | Very high-speed digital data bus |
| DE3643002A1 (de) * | 1986-12-17 | 1988-06-30 | Philips Patentverwaltung | Schaltungsanordnung zur synchronisation von einrichtungen in den vermittlungs- und verstaerkerstellen eines zeitmultiplex-uebertragungssystems |
| JP2760382B2 (ja) * | 1989-06-02 | 1998-05-28 | 黒田精工株式会社 | 制御・監視信号伝送方式 |
| US5241540A (en) * | 1991-07-31 | 1993-08-31 | International Business Machines Corporation | Reverse ordered control information transmission |
| US5436901A (en) * | 1992-12-21 | 1995-07-25 | Otis Elevator Company | Synchronous time division multiplexing using jam-based frame synchronization |
| US5535212A (en) * | 1992-12-21 | 1996-07-09 | Otis Elevator Company | Implicit token media access protocol without collision detection |
| US5664172A (en) * | 1994-07-19 | 1997-09-02 | Oracle Corporation | Range-based query optimizer |
| US5608755A (en) * | 1994-10-14 | 1997-03-04 | Rakib; Selim | Method and apparatus for implementing carrierless amplitude/phase encoding in a network |
| US5812594A (en) * | 1994-10-14 | 1998-09-22 | Rakib; Selim | Method and apparatus for implementing carrierless amplitude/phase encoding in a network |
| KR970029314A (ko) * | 1995-11-27 | 1997-06-26 | 윌리엄 이. 힐러 | 화상 제어 신호를 화소 클럭 신호로 인코딩하는 시스템 |
| US5938773A (en) * | 1996-03-14 | 1999-08-17 | Intel Corporation | Sideband signaling with parity bit schemes |
| JP3792408B2 (ja) * | 1998-09-01 | 2006-07-05 | セイコーエプソン株式会社 | シリアルパラレル変換装置、半導体装置、電子機器及びデータ伝送システム |
| JP2002016621A (ja) * | 2000-06-30 | 2002-01-18 | Haamorinku:Kk | 制御・監視信号伝送システム |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3757050A (en) * | 1971-04-21 | 1973-09-04 | Nissan Motor | Thin a definite time position multichannel transmission system using clock pulses each occurring wi |
| US3793488A (en) * | 1971-06-03 | 1974-02-19 | Receptors | Data communication system with addressable terminals |
| US3924077A (en) * | 1973-07-05 | 1975-12-02 | Thomas R Blakeslee | Pulse code modulation time division multiplex telephone system |
| US3932841A (en) * | 1973-10-26 | 1976-01-13 | Raytheon Company | Bus controller for digital computer system |
| JPS60804B2 (ja) * | 1975-07-22 | 1985-01-10 | シャープ株式会社 | 電子時計 |
| JPS52132717A (en) * | 1976-04-30 | 1977-11-07 | Terasaki Denki Sangyo Kk | Time division multiplex transmission system |
| US4156112A (en) * | 1977-12-07 | 1979-05-22 | Control Junctions, Inc. | Control system using time division multiplexing |
| US4426697A (en) * | 1980-06-26 | 1984-01-17 | Diehl Gmbh & Co. | Bus system with address and status conductors |
-
1983
- 1983-06-13 JP JP58105541A patent/JPS59230348A/ja active Granted
-
1984
- 1984-03-23 US US06/592,547 patent/US4606022A/en not_active Expired - Fee Related
- 1984-05-21 DE DE8484105791T patent/DE3473545D1/de not_active Expired
- 1984-05-21 EP EP84105791A patent/EP0128406B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0128406B1 (en) | 1988-08-17 |
| EP0128406A3 (en) | 1986-02-05 |
| US4606022A (en) | 1986-08-12 |
| DE3473545D1 (en) | 1988-09-22 |
| JPS59230348A (ja) | 1984-12-24 |
| EP0128406A2 (en) | 1984-12-19 |
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