JPH0473568B2 - - Google Patents
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- JPH0473568B2 JPH0473568B2 JP57158126A JP15812682A JPH0473568B2 JP H0473568 B2 JPH0473568 B2 JP H0473568B2 JP 57158126 A JP57158126 A JP 57158126A JP 15812682 A JP15812682 A JP 15812682A JP H0473568 B2 JPH0473568 B2 JP H0473568B2
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- JP
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- liquid crystal
- thin film
- transparent substrate
- film transistor
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- Liquid Crystal (AREA)
- Nonlinear Science (AREA)
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- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】
本発明は、液晶表示装置に係り、特に、薄膜ト
ランジスタによるアクテイブ・マトリクス駆動方
式の液晶表示装置として好適な液晶表示装置に関
するものである。
ランジスタによるアクテイブ・マトリクス駆動方
式の液晶表示装置として好適な液晶表示装置に関
するものである。
第１図を参照して従来技術について説明する。
第１図は、従来の薄膜トランジスタ・マトリクス
駆動方式の液晶表示装置の構成を示す断面図であ
るが、平坦な絶縁性基板１の上に、島状もしくは
篩状に半導体薄膜２が形成されており、この半導
体薄膜２を用いて薄膜トランジスタ３が形成され
ている。薄膜トランジスタ３のソース電極１３も
しくはドレイン電極１５と電気的に接触するよう
に画素電極４が設けられている。画素電極４に対
向する共通電極５を設けたもう一枚の絶縁性基板
６と前述した絶縁性基板１との間には液晶７が封
入されている。なお、表示方式によつては、第１
図に示すごとく、配向膜８や偏向板９が備えられ
ている。第１図で示した薄膜トランジスタ３は
MOS（金属−酸化物−半導体）FET（電界効果ト
ランジスタ）構造のものであり、半導体薄膜２の
内部に、ソースおよびドレインのn+（もしくは
p+）層１０が備えられ、ゲート酸化膜１１およ
びフイールド酸化膜１２の上に、ソース電極１
３、ゲート電極１４及びドレイン電極１５がそれ
ぞれ形成されている。燐ガラス１６は、薄膜トラ
ンジスタの劣化防止用として、また、二層配線の
ための層間絶縁用として設けられる。かような構
成であるから、薄膜トランジスタ３の部分は画素
電極４の部分に較べて、１〜5μｍ程度凸状にな
つている。薄膜トランジスタの構造としては、第
１図に示したMOSFET構造のほか、種々多様の
構造があるが、どのような構造のものを採用して
も、第１図に示したような平坦な絶縁性基板を用
いる限りにおいては、薄膜トランジスタの部分が
画素電極の部分よりも凸状になつてしまうことは
避けられない。従つて、このような薄膜トランジ
スタ・マトリクスと一体化した液晶素子において
は、薄膜トランジスタの部分の凸状部の高さｈよ
りも、電極間隔ｄを大きくしないと、薄膜トラン
ジスタの部分で短絡してしまうこととなる。とこ
ろで、電極間隔ｄは、液晶の厚みであるわけであ
るが、液晶の厚みｄと液晶の応答時間γとの間に
は、一般に（ネマチツク液晶を用いた場合に）、
γ∝d2の関係があることが知られている。従つ
て、ｄを大とすると液晶の応答が著しく遅くなる
という欠点が不可避であつたのである。
第１図は、従来の薄膜トランジスタ・マトリクス
駆動方式の液晶表示装置の構成を示す断面図であ
るが、平坦な絶縁性基板１の上に、島状もしくは
篩状に半導体薄膜２が形成されており、この半導
体薄膜２を用いて薄膜トランジスタ３が形成され
ている。薄膜トランジスタ３のソース電極１３も
しくはドレイン電極１５と電気的に接触するよう
に画素電極４が設けられている。画素電極４に対
向する共通電極５を設けたもう一枚の絶縁性基板
６と前述した絶縁性基板１との間には液晶７が封
入されている。なお、表示方式によつては、第１
図に示すごとく、配向膜８や偏向板９が備えられ
ている。第１図で示した薄膜トランジスタ３は
MOS（金属−酸化物−半導体）FET（電界効果ト
ランジスタ）構造のものであり、半導体薄膜２の
内部に、ソースおよびドレインのn+（もしくは
p+）層１０が備えられ、ゲート酸化膜１１およ
びフイールド酸化膜１２の上に、ソース電極１
３、ゲート電極１４及びドレイン電極１５がそれ
ぞれ形成されている。燐ガラス１６は、薄膜トラ
ンジスタの劣化防止用として、また、二層配線の
ための層間絶縁用として設けられる。かような構
成であるから、薄膜トランジスタ３の部分は画素
電極４の部分に較べて、１〜5μｍ程度凸状にな
つている。薄膜トランジスタの構造としては、第
１図に示したMOSFET構造のほか、種々多様の
構造があるが、どのような構造のものを採用して
も、第１図に示したような平坦な絶縁性基板を用
いる限りにおいては、薄膜トランジスタの部分が
画素電極の部分よりも凸状になつてしまうことは
避けられない。従つて、このような薄膜トランジ
スタ・マトリクスと一体化した液晶素子において
は、薄膜トランジスタの部分の凸状部の高さｈよ
りも、電極間隔ｄを大きくしないと、薄膜トラン
ジスタの部分で短絡してしまうこととなる。とこ
ろで、電極間隔ｄは、液晶の厚みであるわけであ
るが、液晶の厚みｄと液晶の応答時間γとの間に
は、一般に（ネマチツク液晶を用いた場合に）、
γ∝d2の関係があることが知られている。従つ
て、ｄを大とすると液晶の応答が著しく遅くなる
という欠点が不可避であつたのである。
本発明は、上述したような従来技術の欠点を改
善したものであり、応答特性が良好で、かつ、電
極短絡等の不良が生じることが少ない液晶表示装
置を提供することを目的とするものである。
善したものであり、応答特性が良好で、かつ、電
極短絡等の不良が生じることが少ない液晶表示装
置を提供することを目的とするものである。
このような目的を達成するために、本発明は、
第一の透明基板と、この第一の透明基板と対向配
置される第二の透明基板と、前記第一の透明基板
上の前記第二の透明基板と対向する面の形成され
た薄膜トランジスタおよびこの薄膜トランジスタ
に接続された画素電極および配線層と、前記画素
電極に対向しかつ実質的に平坦になるように前記
第二の透明基板上に設けられた共通電極と、前記
第一の透明基板と第二の透明基板との間に介層さ
れた液晶とを備える液晶表示装置において、 前記薄膜トランジスタは前記第一の透明基板に
形成した凹陥部内に形成されているとともに、こ
の薄膜トランジスタに接続される前記画素電極お
よび配線層は前記凹陥部外の領域に形成され、か
つ、前記共通電極と画素電極との間に設けられた
前記液晶の厚みが、前記薄膜トランジスタと共通
電極との間に設けられた前記液晶の厚みより薄く
設けられてなることを特徴とするものである。
第一の透明基板と、この第一の透明基板と対向配
置される第二の透明基板と、前記第一の透明基板
上の前記第二の透明基板と対向する面の形成され
た薄膜トランジスタおよびこの薄膜トランジスタ
に接続された画素電極および配線層と、前記画素
電極に対向しかつ実質的に平坦になるように前記
第二の透明基板上に設けられた共通電極と、前記
第一の透明基板と第二の透明基板との間に介層さ
れた液晶とを備える液晶表示装置において、 前記薄膜トランジスタは前記第一の透明基板に
形成した凹陥部内に形成されているとともに、こ
の薄膜トランジスタに接続される前記画素電極お
よび配線層は前記凹陥部外の領域に形成され、か
つ、前記共通電極と画素電極との間に設けられた
前記液晶の厚みが、前記薄膜トランジスタと共通
電極との間に設けられた前記液晶の厚みより薄く
設けられてなることを特徴とするものである。
このように構成された液晶表示装置は、その薄
膜トランジスタが第一の透明基板に形成した凹陥
部内に形成され、しかも、共通電極と画素電極と
の間に設けられた液晶の厚みが、薄膜トランジス
タと共通電極との間に設けられた前記液晶の厚み
より薄く設けていることから、前記第一の透明基
板面から突出された状態に配置されるのを完全に
回避することができる。
膜トランジスタが第一の透明基板に形成した凹陥
部内に形成され、しかも、共通電極と画素電極と
の間に設けられた液晶の厚みが、薄膜トランジス
タと共通電極との間に設けられた前記液晶の厚み
より薄く設けていることから、前記第一の透明基
板面から突出された状態に配置されるのを完全に
回避することができる。
このため、液晶を介在させて配置する第二の透
明基板を、その液晶と当接する面に形成された共
通電極が前記薄膜トランジスタに全く接触する惧
れがなく近接させて配置することができるように
なる。
明基板を、その液晶と当接する面に形成された共
通電極が前記薄膜トランジスタに全く接触する惧
れがなく近接させて配置することができるように
なる。
したがつて、相対向する一対の透明基板（第一
および第二の透明基板）は、その離間間隔を充分
に狭めることができ、その間に介在される液晶の
層厚を極めて小さくすることができることから、
極めて応答特性の優れたものを得ることができる
ようになる。
および第二の透明基板）は、その離間間隔を充分
に狭めることができ、その間に介在される液晶の
層厚を極めて小さくすることができることから、
極めて応答特性の優れたものを得ることができる
ようになる。
以下、図面に従つて本発明の実施例について説
明する。
明する。
第２図を参照すると、本発明の一実施例である
液晶表示装置の構成が断面で示されている。第１
図と同じ符号は、同じまたは同等の部分を示して
いる。この実施例においては、絶縁性基板１のう
ち画素電極４の形成される部分が島状もしくは篩
状に、凸状形態に形成されている点を除けば、他
の点は第１図で説明した従来技術による液晶表示
装置と変わりがない。本発明のこの実施例の絶縁
性基板１の例は、第３図において詳細に示されて
いるところであつて、同図は絶縁性基板１の一つ
の例を示す平面図である。同図において、凸状形
態となる部分は符号２１で、凹状形態となる部分
は符号２２で示してある。符号２２に示す凹状形
態は薄膜トランジスタ３の形成領域に対応した形
状をなすもので、該薄膜トランジスタ３のみが形
成されるようになつている。
液晶表示装置の構成が断面で示されている。第１
図と同じ符号は、同じまたは同等の部分を示して
いる。この実施例においては、絶縁性基板１のう
ち画素電極４の形成される部分が島状もしくは篩
状に、凸状形態に形成されている点を除けば、他
の点は第１図で説明した従来技術による液晶表示
装置と変わりがない。本発明のこの実施例の絶縁
性基板１の例は、第３図において詳細に示されて
いるところであつて、同図は絶縁性基板１の一つ
の例を示す平面図である。同図において、凸状形
態となる部分は符号２１で、凹状形態となる部分
は符号２２で示してある。符号２２に示す凹状形
態は薄膜トランジスタ３の形成領域に対応した形
状をなすもので、該薄膜トランジスタ３のみが形
成されるようになつている。
図示していないが、この薄膜トランジスタのソ
ース電極およびゲート電極にはそれぞれ配線層
（ソースライン、ゲートライン）が接続されてい
るが、これら各配線層は凹状形態となる部分以外
の領域に形成されたものとなつている。
ース電極およびゲート電極にはそれぞれ配線層
（ソースライン、ゲートライン）が接続されてい
るが、これら各配線層は凹状形態となる部分以外
の領域に形成されたものとなつている。
凹状形態となる部分の形成領域は、液晶層の層
厚の変化部が多くなつた場合表示品質を下げる原
因となり、最小限に抑えた方が望ましいからであ
る。通常のホトリソグラフイにより、画素電極４
の部分となる凸状形態の部分の高さＨが、薄膜ト
ランジスタ３の高さh′よりも大きくなるように絶
縁性基板１に加工することによつて、本発明を好
適に具現し得る。通常のウエツト・エツチングに
よると、凸状形態をなす部分の外縁部は、急激な
段差を形成することなく緩やかな台形状となるの
で、絶縁性基板１をこのように加工したことによ
つて透明画素電極４がこの外縁部で断線すること
はない。もつとも、本発明は凸状形態にする形成
方法を特に限定するものでないことは言うまでも
ない。
厚の変化部が多くなつた場合表示品質を下げる原
因となり、最小限に抑えた方が望ましいからであ
る。通常のホトリソグラフイにより、画素電極４
の部分となる凸状形態の部分の高さＨが、薄膜ト
ランジスタ３の高さh′よりも大きくなるように絶
縁性基板１に加工することによつて、本発明を好
適に具現し得る。通常のウエツト・エツチングに
よると、凸状形態をなす部分の外縁部は、急激な
段差を形成することなく緩やかな台形状となるの
で、絶縁性基板１をこのように加工したことによ
つて透明画素電極４がこの外縁部で断線すること
はない。もつとも、本発明は凸状形態にする形成
方法を特に限定するものでないことは言うまでも
ない。
例えば、絶縁体基板１と異なる材質の膜を堆積
して、これを凸状もしくは島状に加工することに
よつて、凸状形態を形成してもよいことは言うま
でもない。またこの凸状形態を形成するために用
いた膜に、基板としての機能以外に、例えば、付
加容量としての機能等をもたせてもよいことは言
うまでもない。
して、これを凸状もしくは島状に加工することに
よつて、凸状形態を形成してもよいことは言うま
でもない。またこの凸状形態を形成するために用
いた膜に、基板としての機能以外に、例えば、付
加容量としての機能等をもたせてもよいことは言
うまでもない。
以上説明したように、本発明によれば、画素電
極の部分において、対向する絶縁性基板との間の
間隔を小さくすることができるので、実際に動作
する液晶の厚みｄを最適化するに際して、FET
構造部分が凸状になつてしまうことによつてもた
らされる不都合は解消され、もつて液晶の応答速
度を速くすることができ、また、電極短絡などの
不良を阻止し得るという種々の効果を奏する。ま
た、本発明の好適な実施例によれば、かかる液晶
表示装置を容易に製作し得ることができる。
極の部分において、対向する絶縁性基板との間の
間隔を小さくすることができるので、実際に動作
する液晶の厚みｄを最適化するに際して、FET
構造部分が凸状になつてしまうことによつてもた
らされる不都合は解消され、もつて液晶の応答速
度を速くすることができ、また、電極短絡などの
不良を阻止し得るという種々の効果を奏する。ま
た、本発明の好適な実施例によれば、かかる液晶
表示装置を容易に製作し得ることができる。
第１図は、従来の薄膜トランジスタ・マトリク
ス駆動方式の液晶表示装置の構成を示す断面図、
第２図は本発明の一実施例である液晶表示装置の
構成を示す断面図、第３図は本発明で用いる絶縁
性基板の１例を示す平面図である。 １……絶縁性基板、２……半導体薄膜、３……
薄膜トランジスタ、４……画素電極、５……共通
電極、６……絶縁性基板、７……液晶、８……配
向膜、９……偏光板、１０……n+層又はp+層、
１１……ゲート酸化膜、１２……フイールド酸化
膜、１３……ソース電極、１４……ゲート電極、
１５……ドレイン電極、１６……燐ガラス、２１
……凸状形態をなす部分、２２……凹状形態をな
す部分。
ス駆動方式の液晶表示装置の構成を示す断面図、
第２図は本発明の一実施例である液晶表示装置の
構成を示す断面図、第３図は本発明で用いる絶縁
性基板の１例を示す平面図である。 １……絶縁性基板、２……半導体薄膜、３……
薄膜トランジスタ、４……画素電極、５……共通
電極、６……絶縁性基板、７……液晶、８……配
向膜、９……偏光板、１０……n+層又はp+層、
１１……ゲート酸化膜、１２……フイールド酸化
膜、１３……ソース電極、１４……ゲート電極、
１５……ドレイン電極、１６……燐ガラス、２１
……凸状形態をなす部分、２２……凹状形態をな
す部分。
Claims (1)
- 【特許請求の範囲】 １ 第一の透明基板と、この第一の透明基板と対
向配置される第二の透明基板と、前記第一の透明
基板上の前記第二の透明基板と対向する面に形成
された薄膜トランジスタおよびこの薄膜トランジ
スタに接続された画素電極および配線層と、前記
画素電極に対向しかつ実質的に平坦になるように
前記第二の透明基板上に設けられた共通電極と、
前記第一の透明基板と第二の透明基板との間に介
層された液晶とを備える液晶表示装置において、 前記薄膜トランジスタは前記第一の透明基板に
形成した凹陥部内に形成されているとともに、こ
の薄膜トランジスタに接続される前記画素電極お
よび配線層は前記凹陥部外の領域に形成され、か
つ、前記共通電極と画素電極との間に設けられた
前記液晶の厚みが、前記薄膜トランジスタと共通
電極との間に設けられた前記液晶の厚みより薄く
設けられてなることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57158126A JPS5948735A (ja) | 1982-09-13 | 1982-09-13 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57158126A JPS5948735A (ja) | 1982-09-13 | 1982-09-13 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5948735A JPS5948735A (ja) | 1984-03-21 |
| JPH0473568B2 true JPH0473568B2 (ja) | 1992-11-24 |
Family
ID=15664853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57158126A Granted JPS5948735A (ja) | 1982-09-13 | 1982-09-13 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5948735A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011607A (en) | 1995-02-15 | 2000-01-04 | Semiconductor Energy Laboratory Co., | Active matrix display with sealing material |
| JP2000081636A (ja) * | 1998-09-03 | 2000-03-21 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186720A (ja) * | 1982-04-26 | 1983-10-31 | Seiko Epson Corp | 電気光学装置 |
-
1982
- 1982-09-13 JP JP57158126A patent/JPS5948735A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5948735A (ja) | 1984-03-21 |
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