JPH0474208A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
- Publication number
- JPH0474208A JPH0474208A JP2187763A JP18776390A JPH0474208A JP H0474208 A JPH0474208 A JP H0474208A JP 2187763 A JP2187763 A JP 2187763A JP 18776390 A JP18776390 A JP 18776390A JP H0474208 A JPH0474208 A JP H0474208A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- power
- gate
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electronic Switches (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、電源投入直後に電源電圧が安定するまでの間
デジタル回路の誤動作を防止するパワーオンリセット回
路に関する。
デジタル回路の誤動作を防止するパワーオンリセット回
路に関する。
Ｂ、従来の技術
パワーオンリセット回路はその出力が例えばマイクロコ
ンピュータのリセット端子に接続され、電源投入直後は
リセット端子をハイレベルにしてマイクロコンピュータ
をリセット信号にし、所定時間後、再び出力をローレベ
ルにしてマイクロコンピュータのりセントを解除する。
ンピュータのリセット端子に接続され、電源投入直後は
リセット端子をハイレベルにしてマイクロコンピュータ
をリセット信号にし、所定時間後、再び出力をローレベ
ルにしてマイクロコンピュータのりセントを解除する。
このように、パワーオンリセット回路は、マイクロコン
ピュータなどが電源投入直後の不安定な電源電圧により
誤動作するのを防止する。
ピュータなどが電源投入直後の不安定な電源電圧により
誤動作するのを防止する。
このパワーオンリセット回路として第６図に示すＣＲ検
知型のものが知られており（特開昭６０−１９３１７号
公報参照）、以下その概要を説明する。
知型のものが知られており（特開昭６０−１９３１７号
公報参照）、以下その概要を説明する。
インバータであるゲート回路１０６への入力回路が２系
統あり１片方は抵抗器１０３を介して電源ｖｃＣに接続
され、他方はコンデンサ１０４と抵抗器１０５との並列
回路を介して電源Ｖｅｅに接続される。ここで、電源電
圧Ｖｅｅはゲート回路１０６のスレッシュホールド電圧
（以下、Ｖｔｈと呼ぶ）よりも低い電圧である。電＠Ｖ
ＣＣおよびＶ ｅ ｅが投入されると、電源ｖｃｃによ
ってコンデンサ１０４が充電され、その端子電圧ｖ１ｏ
４は徐々に増加する。Ｖ２Ｏ３＜Ｖｔｈのときはゲート
回路１０６の出力端子１０７はハイレベル、Ｖ１０４≧
Ｖｔｈになると出力端子１０７はローレベルになる。
統あり１片方は抵抗器１０３を介して電源ｖｃＣに接続
され、他方はコンデンサ１０４と抵抗器１０５との並列
回路を介して電源Ｖｅｅに接続される。ここで、電源電
圧Ｖｅｅはゲート回路１０６のスレッシュホールド電圧
（以下、Ｖｔｈと呼ぶ）よりも低い電圧である。電＠Ｖ
ＣＣおよびＶ ｅ ｅが投入されると、電源ｖｃｃによ
ってコンデンサ１０４が充電され、その端子電圧ｖ１ｏ
４は徐々に増加する。Ｖ２Ｏ３＜Ｖｔｈのときはゲート
回路１０６の出力端子１０７はハイレベル、Ｖ１０４≧
Ｖｔｈになると出力端子１０７はローレベルになる。
このＣＲ検知型パワーオンリセット回路では、電源が投
入されてから出力端子１０７がローレベルになるまでの
時間（以下、リセット時間と呼ぶ）は、コンデンサと抵
抗器のＣＲ時定数によって決まるので電源電圧が速く立
ち上がるときはリセット時間も短くなる。そのため、マ
イクロコンピュータ側でリセット信号を検知できないお
それがある。これを解決するためにＣＲ時定数を大きく
することが考えられるが、基板上のコンデンサおよび抵
抗器のチップ面積が増大し集積化が困難になる。
入されてから出力端子１０７がローレベルになるまでの
時間（以下、リセット時間と呼ぶ）は、コンデンサと抵
抗器のＣＲ時定数によって決まるので電源電圧が速く立
ち上がるときはリセット時間も短くなる。そのため、マ
イクロコンピュータ側でリセット信号を検知できないお
それがある。これを解決するためにＣＲ時定数を大きく
することが考えられるが、基板上のコンデンサおよび抵
抗器のチップ面積が増大し集積化が困難になる。
ＣＲ検知型パワーオンリセット回路のこのような問題を
解決するため、従来から第７図に示す電圧検知型パワー
オンリセット回路が用いられている。
解決するため、従来から第７図に示す電圧検知型パワー
オンリセット回路が用いられている。
第７図により電圧検知型パワーオンリセット回路の概要
を説明する。
を説明する。
１ｂは電圧比較回路であり、電流源２、差動アンプ３ｂ
、出力バッファ４により構成されている。
、出力バッファ４により構成されている。
なお、差動アンプ３ｂのＭＯ８型電界効果トランジスタ
（以下、ＭＯＳＦＥＴまたは単にトランジスタと呼ぶ）
３２はデプレッション型、それ以外はエンハンスメント
型ＭＯ８ＦＥＴである。電圧比較回路１ｂの入力端子１
４には電源電圧Ｖｄｄを抵抗器１１と抵抗器１２とによ
って分圧した電圧Ｖｄｄ’ が印加され、入力端子１５
には電１ｖｄｃｌからゲート保護用抵抗器１３を介して
電圧が印加される。この入力端子１５に印加される電圧
は電圧比較回路１ｂの基準電圧Ｖ ｒ ｅ ｆを決定す
るに こで、電源がオンしているときのトランジスタ３１のト
レイン電流Ｉｄ３Ｌは、トランジスタ３２のトレイン電
ｆｉＩｄ３２とトランジスタ３３のトレイン電流Ｉｄ３
３との和で、 Ｉｃ１３１＝４ｄ３２−１４ｄ３３ と表わされる。上述したようにトランジスタ３２はデプ
レッション型、トランジスタ３３はエンハンスメント型
として、電源投入時はトランジスタ３２のＭＯ５抵抗が
トランジスタ３３のＭＯ８抵抗より小さくなるようにし
ているので、電源投入時はトランジスタ３２のドレイン
電流Ｉｄ３２がトランジスタ３３のドレイン電流Ｉｄ３
３よりも大きくなり、トランジスタ３４．３５のゲート
電位がそれらのｖｔｈよりも高くなってトランジスタ３
４．３５はオン側に駆動される。
（以下、ＭＯＳＦＥＴまたは単にトランジスタと呼ぶ）
３２はデプレッション型、それ以外はエンハンスメント
型ＭＯ８ＦＥＴである。電圧比較回路１ｂの入力端子１
４には電源電圧Ｖｄｄを抵抗器１１と抵抗器１２とによ
って分圧した電圧Ｖｄｄ’ が印加され、入力端子１５
には電１ｖｄｃｌからゲート保護用抵抗器１３を介して
電圧が印加される。この入力端子１５に印加される電圧
は電圧比較回路１ｂの基準電圧Ｖ ｒ ｅ ｆを決定す
るに こで、電源がオンしているときのトランジスタ３１のト
レイン電流Ｉｄ３Ｌは、トランジスタ３２のトレイン電
ｆｉＩｄ３２とトランジスタ３３のトレイン電流Ｉｄ３
３との和で、 Ｉｃ１３１＝４ｄ３２−１４ｄ３３ と表わされる。上述したようにトランジスタ３２はデプ
レッション型、トランジスタ３３はエンハンスメント型
として、電源投入時はトランジスタ３２のＭＯ５抵抗が
トランジスタ３３のＭＯ８抵抗より小さくなるようにし
ているので、電源投入時はトランジスタ３２のドレイン
電流Ｉｄ３２がトランジスタ３３のドレイン電流Ｉｄ３
３よりも大きくなり、トランジスタ３４．３５のゲート
電位がそれらのｖｔｈよりも高くなってトランジスタ３
４．３５はオン側に駆動される。
Ｉｄ３２＞Ｉｄ３３であり、かつトランジスタ３５がオ
ン信号にあると、トランジスタ３５のドレインに接続さ
れるトランジスタ４２のゲート電圧がそのｖｔｈまで上
昇せず、トランジスタ４２はオフ側に趣動される。この
結果、トランジスタ４２のトレイン電圧が上昇し、ＮＯ
Ｔゲート４３のＶｔｈを越えるので出力バッファ４はハ
イレベル信号を出力端子５へ出力する。
ン信号にあると、トランジスタ３５のドレインに接続さ
れるトランジスタ４２のゲート電圧がそのｖｔｈまで上
昇せず、トランジスタ４２はオフ側に趣動される。この
結果、トランジスタ４２のトレイン電圧が上昇し、ＮＯ
Ｔゲート４３のＶｔｈを越えるので出力バッファ４はハ
イレベル信号を出力端子５へ出力する。
このように、Ｉｄ３２＞Ｉｃ１３３の間はトランジスタ
４２がオフするので出力端子５はハイレベルになること
がわかる。
４２がオフするので出力端子５はハイレベルになること
がわかる。
ここで、トランジスタ３２のゲートは抵抗１３を介して
Ｖｄｄと接続され、そのゲート電圧Ｖｒｅｆの上昇速度
はＶｄｄの上昇速度に依存する。
Ｖｄｄと接続され、そのゲート電圧Ｖｒｅｆの上昇速度
はＶｄｄの上昇速度に依存する。
一方、トランジスタ３３のゲート電圧は抵抗１１と１２
で分圧されたＶｄｄ’であり、その上昇速度ｉ；！Ｖｒ
ｅｆよりも遅い。そのため、トランジスタ３２のトレイ
ンソース電圧をＶｒｅｆ’ 、ｈランジスタ３３のドレ
インソース電圧をＶ ｄ ｄ ”とするとき、Ｖｄ ｄ
、 Ｖｄ ｄ’ 、Ｖｄ ｄ” 、Ｖ ｒ ｅｆ′は第
８図のように経時変化し、時刻ｔ、においてＶｒｅｆ’
＞Ｖｄｄ”となる。
で分圧されたＶｄｄ’であり、その上昇速度ｉ；！Ｖｒ
ｅｆよりも遅い。そのため、トランジスタ３２のトレイ
ンソース電圧をＶｒｅｆ’ 、ｈランジスタ３３のドレ
インソース電圧をＶ ｄ ｄ ”とするとき、Ｖｄ ｄ
、 Ｖｄ ｄ’ 、Ｖｄ ｄ” 、Ｖ ｒ ｅｆ′は第
８図のように経時変化し、時刻ｔ、においてＶｒｅｆ’
＞Ｖｄｄ”となる。
時刻ｔ１でトランジスタ３３のトレインソース電圧Ｖｄ
ｄ”がトランジスタ３２のトレインソース電圧Ｖ ｒ
ｅ ｆ ’ よりも低くなると、すなわちトランジスタ
３３のＭＯ８抵抗がトランジスタ３２よりも小さくなる
と、トランジスタ３３のドレイン電流Ｉｄ３３はトラン
ジスタ３２のトレイン電流Ｉｄ３２よりも大きくなる。
ｄ”がトランジスタ３２のトレインソース電圧Ｖ ｒ
ｅ ｆ ’ よりも低くなると、すなわちトランジスタ
３３のＭＯ８抵抗がトランジスタ３２よりも小さくなる
と、トランジスタ３３のドレイン電流Ｉｄ３３はトラン
ジスタ３２のトレイン電流Ｉｄ３２よりも大きくなる。
そのため、トランジスタ３２のドレイン電位は低下し、
トランジスタ３４．３５をオフ側に駆動する一方、Ｉｄ
３３をトランジスタ３５が流しきれず、トランジスタ３
５のトレイン電位、すなわち、トランジスタ４２のゲー
ト電位が上昇してトランジスタ４２はオン側に移行する
。さらにこの結果、トランジスタ４２のドレイン電位が
低下してＮＯＴゲート４３のｖｔｈ以下になり、すなわ
ち、出力バッファ４はローレベル信号を出力端子５へ出
力する。つまり、ｔ＝ｔ １でこのパワーオンリセット
回路の出力はローレベルに反転する。
トランジスタ３４．３５をオフ側に駆動する一方、Ｉｄ
３３をトランジスタ３５が流しきれず、トランジスタ３
５のトレイン電位、すなわち、トランジスタ４２のゲー
ト電位が上昇してトランジスタ４２はオン側に移行する
。さらにこの結果、トランジスタ４２のドレイン電位が
低下してＮＯＴゲート４３のｖｔｈ以下になり、すなわ
ち、出力バッファ４はローレベル信号を出力端子５へ出
力する。つまり、ｔ＝ｔ １でこのパワーオンリセット
回路の出力はローレベルに反転する。
Ｃ９発明が解決しようとする課題
しかしながら、このような従来のパワーオンリセット回
路では、差動アンプ部にスレッシュホールド電圧Ｖｔｈ
の製造上のバラツキの多いデプレッション型ＭＯ３ＦＥ
Ｔを用いて基準電圧を生成する構成としているため、動
作時の電源電圧の変動と電源投入時の電源電圧の立ち上
がり時間の変動とによってパワーオンリセット回路のリ
セット時間が大きく変化するという問題がある上、デプ
レッション型ＭＯ３ＦＥＴは製造工数が多くかかるとい
う問題がある。
路では、差動アンプ部にスレッシュホールド電圧Ｖｔｈ
の製造上のバラツキの多いデプレッション型ＭＯ３ＦＥ
Ｔを用いて基準電圧を生成する構成としているため、動
作時の電源電圧の変動と電源投入時の電源電圧の立ち上
がり時間の変動とによってパワーオンリセット回路のリ
セット時間が大きく変化するという問題がある上、デプ
レッション型ＭＯ３ＦＥＴは製造工数が多くかかるとい
う問題がある。
本発明の技術的課題は、ＭＯＳＦＥＴのスレッシュホー
ルド電圧のバラツキの影響を少なくしてパワーオンリセ
ット回路のりセント時間を一定にし、さらに、パワーオ
ンリセット回路の製造工数を低減することにある。
ルド電圧のバラツキの影響を少なくしてパワーオンリセ
ット回路のりセント時間を一定にし、さらに、パワーオ
ンリセット回路の製造工数を低減することにある。
００課題を解決するための手段および作用一実施例を示
す第１図に対応づけて本発明を説明すると、本発明は電
源電圧に応じてゲートに印加されるゲート電圧に従った
ドレイン電流を得る第１のＭＯ５ＦＥＴ３３と、この第
１のＭＯ５ＦＥＴ３３とソースが並列に接続され、基準
電圧に応してゲートに印加されるゲート電圧に従ったド
レイン電流を得る第２のＭＯ８ＦＥＴ３２と、電源の投
入に伴う第１のＭＯＳＦＥＴのゲート電圧の上昇により
第１および第２のＭＯＳＦＥＴのドレイン電流の大きさ
が反転するまではリセット信号を出力する出力手段４，
５１とを備えるＭＯＳＦＥＴを用いたパワーオンリセッ
ト回路に適用し、第１および第２のＭＯ５ＦＥＴ３３．
３２をエンハンスメント型で形成し、第１のＭＯ５ＦＥ
Ｔ３３または第２のＭＯ３ＦＥＴ３２の基板にバイアス
電圧を印加することにより、上記技術的課題を達成する
。
す第１図に対応づけて本発明を説明すると、本発明は電
源電圧に応じてゲートに印加されるゲート電圧に従った
ドレイン電流を得る第１のＭＯ５ＦＥＴ３３と、この第
１のＭＯ５ＦＥＴ３３とソースが並列に接続され、基準
電圧に応してゲートに印加されるゲート電圧に従ったド
レイン電流を得る第２のＭＯ８ＦＥＴ３２と、電源の投
入に伴う第１のＭＯＳＦＥＴのゲート電圧の上昇により
第１および第２のＭＯＳＦＥＴのドレイン電流の大きさ
が反転するまではリセット信号を出力する出力手段４，
５１とを備えるＭＯＳＦＥＴを用いたパワーオンリセッ
ト回路に適用し、第１および第２のＭＯ５ＦＥＴ３３．
３２をエンハンスメント型で形成し、第１のＭＯ５ＦＥ
Ｔ３３または第２のＭＯ３ＦＥＴ３２の基板にバイアス
電圧を印加することにより、上記技術的課題を達成する
。
なお、本発明の詳細な説明する上記り項では、本発明を
分かり易くするために実施例の図を用いたが、これによ
り本発明が実施例に限定されるものではない。
分かり易くするために実施例の図を用いたが、これによ
り本発明が実施例に限定されるものではない。
Ｅ、実施例
一第１の実施例−
第１図は、本発明の第１の実施例を示す回路図である。
１は電圧比較回路であり、電流源２と、差動アンプ３お
よび出力バッファ４から構成される。電流源２はトラン
ジスタ２１と２２から構成され、差動アンプ３のトラン
ジスタ３１と出力バッファ４のトランジスタ４１のゲー
トに一定電圧を供給する。
よび出力バッファ４から構成される。電流源２はトラン
ジスタ２１と２２から構成され、差動アンプ３のトラン
ジスタ３１と出力バッファ４のトランジスタ４１のゲー
トに一定電圧を供給する。
差動アンプ３はエンハンスメント型ＭＯ８ＦＥＴトラン
ジスタ３１〜３５により構成され、トランジスタ３２の
基板電位は電源Ｖｄｄに、トランジスタ３３の基板電位
は同トランジスタのソース電位に接続される。すなわち
、トランジスタ３２の基板が逆バイアスされる。このよ
うに、トランジスタ３２の基板にのみバイアスをかける
のは次の理由による。
ジスタ３１〜３５により構成され、トランジスタ３２の
基板電位は電源Ｖｄｄに、トランジスタ３３の基板電位
は同トランジスタのソース電位に接続される。すなわち
、トランジスタ３２の基板が逆バイアスされる。このよ
うに、トランジスタ３２の基板にのみバイアスをかける
のは次の理由による。
第２図は基板バイアス電圧Ｖｂｓとスレッシュホールド
電圧Ｖｔｈの関係を示し、図示するように基板バイアス
電圧Ｖｂｓの絶対値が増加するにつれてスレッシュホー
ルド電圧ｖｔｈも増加する。
電圧Ｖｔｈの関係を示し、図示するように基板バイアス
電圧Ｖｂｓの絶対値が増加するにつれてスレッシュホー
ルド電圧ｖｔｈも増加する。
しかし、ｖｔｈの増加率は、Ｖｂｓの絶対値が増加する
と減少する。すなわち、Δｖｔｈｌ＞ΔＶｔｈ２となる
。したがって、予め半導体基板にバイアス電圧Ｖ ｂ
ｓをかけておけば、回路の動作中に何らかの影響で実効
的なバイアス値に変動が生じても、ｖｔｈは大きく変動
することはない。つまり、電圧比較回路１の基準電圧Ｖ
ｒｅｆ’ を決定するトランジスタ３２のｖｔｈの安定
化が図れる。
と減少する。すなわち、Δｖｔｈｌ＞ΔＶｔｈ２となる
。したがって、予め半導体基板にバイアス電圧Ｖ ｂ
ｓをかけておけば、回路の動作中に何らかの影響で実効
的なバイアス値に変動が生じても、ｖｔｈは大きく変動
することはない。つまり、電圧比較回路１の基準電圧Ｖ
ｒｅｆ’ を決定するトランジスタ３２のｖｔｈの安定
化が図れる。
さらに、差動アンプ３のトランジスタ３３のゲートには
電源電圧Ｖｄｄを抵抗器１１と１２とによって分圧した
電圧Ｖｄ ｄ’ が入力端子１４を介して印加される。
電源電圧Ｖｄｄを抵抗器１１と１２とによって分圧した
電圧Ｖｄ ｄ’ が入力端子１４を介して印加される。
また、差動アンプ３のトランジスタ３２のゲートは抵抗
器１３と入力端子１５とを介して接地電位Ｖｓｓに接続
され、基準電位Ｖｒｅｆが印加される。
器１３と入力端子１５とを介して接地電位Ｖｓｓに接続
され、基準電位Ｖｒｅｆが印加される。
トランジスタ３１は、トランジスタ３２とトランジスタ
３３のドレイン電流を供給し、トランジスタ３２とトラ
ンジスタ３３のドレイン電流の和が常に一定となるよう
に制御する。
３３のドレイン電流を供給し、トランジスタ３２とトラ
ンジスタ３３のドレイン電流の和が常に一定となるよう
に制御する。
出力バッファ４はトランジスタ４１．４２とＮＯＴゲー
ト４３．４４から構成され、差動アンプ３からの出力を
増幅してインバータ５１へ出力し、出力端子５にパワー
オンリセット信号が出力される。
ト４３．４４から構成され、差動アンプ３からの出力を
増幅してインバータ５１へ出力し、出力端子５にパワー
オンリセット信号が出力される。
次に、第１図に示す回路の各部の電圧変化を示す第３図
を参照して第１の実施例の動作を説明する。
を参照して第１の実施例の動作を説明する。
第８図の説明と同様、電源電圧をＶｄｄ、トランジスタ
３３のゲート電圧をＶｄｄ′、トレインソース電圧をＶ
ｄｄ”、トランジスタ３２のトレインソース電圧をＶｒ
ｅｆ’ とするとき、これらの経時変化は第３図のよう
に示すことができる。
３３のゲート電圧をＶｄｄ′、トレインソース電圧をＶ
ｄｄ”、トランジスタ３２のトレインソース電圧をＶｒ
ｅｆ’ とするとき、これらの経時変化は第３図のよう
に示すことができる。
第３図において、トランジスタ３２のトレインソース電
圧Ｖｒｅｆ’ は一定値をとり、トランジスタ３３のト
レインソース電圧Ｖｄｄ’″はそのゲート電圧Ｖｄｄ’
に依存する。時刻ｔ＝Ｏで電源Ｖｄｄが投入されると
、電圧比較回路１の入力端子１４の電圧Ｖｄｄ’は第３
図に示すように上昇する。時刻ｔ＝ｔ ２まではトラン
ジスタ３３のトレインソース電圧Ｖ ｄ ｄ ”はトラ
ンジスタ３２のドレインソース電圧Ｖ ｒ ｅ ｆ″よ
り低く、すなわち、トランジスタ３３のＭＯ３抵抗はト
ランジスタ３２のＭＯ５抵抗より小さいので、トランジ
スタ３３のドレイン電流Ｉｄはトランジスタ３２のトレ
イン電流Ｉｄよりも大きい。この結果、トランジスタ３
５のトレイン電流工ｄはトランジスタ３３のドレイン電
流Ｉｄを流しきれず、トランジスタ３３のドレイン電位
は高くなり、トランジスタ４２のゲート電圧が上昇して
トランジスタ４２はオン側に移行する。これによってト
ランジスタ４２のドレイン電位は低下し、ＮＯＴゲート
４３のＶｔｈ以下になる。すなわち、出力バッファ４は
ローレベル信号をインバータ５１へ出力する。
圧Ｖｒｅｆ’ は一定値をとり、トランジスタ３３のト
レインソース電圧Ｖｄｄ’″はそのゲート電圧Ｖｄｄ’
に依存する。時刻ｔ＝Ｏで電源Ｖｄｄが投入されると
、電圧比較回路１の入力端子１４の電圧Ｖｄｄ’は第３
図に示すように上昇する。時刻ｔ＝ｔ ２まではトラン
ジスタ３３のトレインソース電圧Ｖ ｄ ｄ ”はトラ
ンジスタ３２のドレインソース電圧Ｖ ｒ ｅ ｆ″よ
り低く、すなわち、トランジスタ３３のＭＯ３抵抗はト
ランジスタ３２のＭＯ５抵抗より小さいので、トランジ
スタ３３のドレイン電流Ｉｄはトランジスタ３２のトレ
イン電流Ｉｄよりも大きい。この結果、トランジスタ３
５のトレイン電流工ｄはトランジスタ３３のドレイン電
流Ｉｄを流しきれず、トランジスタ３３のドレイン電位
は高くなり、トランジスタ４２のゲート電圧が上昇して
トランジスタ４２はオン側に移行する。これによってト
ランジスタ４２のドレイン電位は低下し、ＮＯＴゲート
４３のＶｔｈ以下になる。すなわち、出力バッファ４は
ローレベル信号をインバータ５１へ出力する。
インバータ５１はこの入力信号をローレベルからハイレ
ベルに反転して出力端子５へ出力する。つまり、時刻ｔ
＝ｔ２まではパワーオンリセット回路の出力はハイレベ
ルとなる。
ベルに反転して出力端子５へ出力する。つまり、時刻ｔ
＝ｔ２まではパワーオンリセット回路の出力はハイレベ
ルとなる。
次にｔ＝ｔ ２になると、トランジスタ３３のトレイン
ソース電圧Ｖｄｄ”がトランジスタ３２のドレインソー
ス電圧Ｖｒｅｆ’ を越えるので、トランジスタ３２の
ＭＯ５抵抗はトランジスタ３３のＭＯ３抵抗より小さく
なり、トランジスタ３２のトレイン電流Ｉｄがトランジ
スタ３３のドレイン電流より増加する。従って、トラン
ジスタ３２のトレイン電位、すなわち、トランジスタ３
５のゲート電圧が上昇し、トランジスタ３５はオン側に
駆動される。そして、トランジスタ４２のゲート電圧が
低下してトランジスタ４２がオフ側に移行すると、トラ
ンジスタ４２のドレイン電位が上昇し、ＮＯＴゲート４
３のｖｔｈを越える。すなわち、出力バッファ４はハイ
レベル信号をインバータ５１へ出力する。インバータ５
１はこの入力のハイレベル信号をローレベルに反転して
出力端子５へ出力する。
ソース電圧Ｖｄｄ”がトランジスタ３２のドレインソー
ス電圧Ｖｒｅｆ’ を越えるので、トランジスタ３２の
ＭＯ５抵抗はトランジスタ３３のＭＯ３抵抗より小さく
なり、トランジスタ３２のトレイン電流Ｉｄがトランジ
スタ３３のドレイン電流より増加する。従って、トラン
ジスタ３２のトレイン電位、すなわち、トランジスタ３
５のゲート電圧が上昇し、トランジスタ３５はオン側に
駆動される。そして、トランジスタ４２のゲート電圧が
低下してトランジスタ４２がオフ側に移行すると、トラ
ンジスタ４２のドレイン電位が上昇し、ＮＯＴゲート４
３のｖｔｈを越える。すなわち、出力バッファ４はハイ
レベル信号をインバータ５１へ出力する。インバータ５
１はこの入力のハイレベル信号をローレベルに反転して
出力端子５へ出力する。
このように、第１の実施例のパワーオンリセット回路の
出力は、時刻ｔ＝ｔ２まではハイレベル、ｔ＝ｔ２以後
はローレベルになる。そしてこのとき、基準電圧Ｖｒｅ
ｆ’ を形成するＭＯＳ）−ランジスタ３２をエンハン
スメント型としかつその基板にバイアス電圧を印加して
いるから、基準電圧Ｖ ｒ ｅ ｆ ’ が電源電圧の
影響を受けることがなく、所定のリセットパルスを生成
できる。
出力は、時刻ｔ＝ｔ２まではハイレベル、ｔ＝ｔ２以後
はローレベルになる。そしてこのとき、基準電圧Ｖｒｅ
ｆ’ を形成するＭＯＳ）−ランジスタ３２をエンハン
スメント型としかつその基板にバイアス電圧を印加して
いるから、基準電圧Ｖ ｒ ｅ ｆ ’ が電源電圧の
影響を受けることがなく、所定のリセットパルスを生成
できる。
−第２の実施例−
第４図は第２の実施例を示す回路図である。第１の実施
例と同一の部材に対しては同符号を付して相違点を中心
に説明する。
例と同一の部材に対しては同符号を付して相違点を中心
に説明する。
第１の実施例と同様に、差動アンプ３ａは全てエンハン
スメント型ＭＯ８ＦＥＴにより構成し、トランジスタ１
３３の基板電位は電源Ｖｄｄに、トランジスタ１３２の
基板電位は同トランジスタのソース電位にされる。すな
わち、上述したと同様の理由によりトランジスタ１３３
の基板のみを逆バイアスする。さらに、トランジスタ１
３２のゲートには電源電圧Ｖｄｄを抵抗器１１と１２と
によって分圧した電圧Ｖｄｄ’ が、電圧比較回路１ａ
の入力端子１５を介して印加され、トランジスタ１３３
のゲートには抵抗器１３および入力端子１４を介して接
地電圧Ｖｓｓが印加される。
スメント型ＭＯ８ＦＥＴにより構成し、トランジスタ１
３３の基板電位は電源Ｖｄｄに、トランジスタ１３２の
基板電位は同トランジスタのソース電位にされる。すな
わち、上述したと同様の理由によりトランジスタ１３３
の基板のみを逆バイアスする。さらに、トランジスタ１
３２のゲートには電源電圧Ｖｄｄを抵抗器１１と１２と
によって分圧した電圧Ｖｄｄ’ が、電圧比較回路１ａ
の入力端子１５を介して印加され、トランジスタ１３３
のゲートには抵抗器１３および入力端子１４を介して接
地電圧Ｖｓｓが印加される。
第５図は、第４図に示す回路各部の電圧の経時変化を示
すタイムチャートであり、第４図、第５図により第２の
実施例の動作を説明する。
すタイムチャートであり、第４図、第５図により第２の
実施例の動作を説明する。
電源Ｖｄｄが投入されてからｔ＝ｔ３まではトランジス
タ１３３のドレインソース電圧Ｖｒｅｆ’がトランジス
タ１３２のトレインソース電圧Ｖｄｄ”より高い、すな
わちトランジスタ１３３のＭＯ８抵抗はトランジスタ１
３２のＭＯ３抵抗より大きく、トランジスタ１３２のト
レイン電流Ｉｄはトランジスタ１３３のトレイン電流１
ｄより大きい。したがって、トランジスタ３４．３５の
ゲート電圧を決定するトランジスタ１３２のトレイン電
位が高くなり、トランジスタ３４．３５はオン側に駆動
される。そして、トランジスタ３５のドレイン電位が低
くなり、トランジスタ４２をオフ側に駆動する。これに
よってトランジスタ４２のドレイン電位が上昇してＮＯ
Ｔゲート４３のＶｔｈを越えると、出力バッファ４はハ
イレベル信号を出力端子５へ出力する。
タ１３３のドレインソース電圧Ｖｒｅｆ’がトランジス
タ１３２のトレインソース電圧Ｖｄｄ”より高い、すな
わちトランジスタ１３３のＭＯ８抵抗はトランジスタ１
３２のＭＯ３抵抗より大きく、トランジスタ１３２のト
レイン電流Ｉｄはトランジスタ１３３のトレイン電流１
ｄより大きい。したがって、トランジスタ３４．３５の
ゲート電圧を決定するトランジスタ１３２のトレイン電
位が高くなり、トランジスタ３４．３５はオン側に駆動
される。そして、トランジスタ３５のドレイン電位が低
くなり、トランジスタ４２をオフ側に駆動する。これに
よってトランジスタ４２のドレイン電位が上昇してＮＯ
Ｔゲート４３のＶｔｈを越えると、出力バッファ４はハ
イレベル信号を出力端子５へ出力する。
次に、ｔ＝ｔ３になると、トランジスタ１３３のドレイ
ンソース電圧Ｖ ｒ ｅ ｆ ’ がトランジスタ１３
２のドレインソース電圧Ｖ ｄ ｄ ”より低くなると
、トランジスタ１３２よりもトランジスタ１３３のＭＯ
３抵抗が小さくなり、トランジスタ１３３のトレイン電
流Ｉｄがトランジスタ１３２のトレイン電流Ｉｃｌより
も大きくなる。トランジスタ１３２のトレイン電流Ｉｄ
が減少すると、そのトレイン電位が低下してトランジス
タ３５をオフ側に駆動するので、トランジスタ３５はト
ランジスタ１３３のドレイン電流を流しきれず、トレイ
ン電位が上昇してトランジスタ４２がオン信号になる。
ンソース電圧Ｖ ｒ ｅ ｆ ’ がトランジスタ１３
２のドレインソース電圧Ｖ ｄ ｄ ”より低くなると
、トランジスタ１３２よりもトランジスタ１３３のＭＯ
３抵抗が小さくなり、トランジスタ１３３のトレイン電
流Ｉｄがトランジスタ１３２のトレイン電流Ｉｃｌより
も大きくなる。トランジスタ１３２のトレイン電流Ｉｄ
が減少すると、そのトレイン電位が低下してトランジス
タ３５をオフ側に駆動するので、トランジスタ３５はト
ランジスタ１３３のドレイン電流を流しきれず、トレイ
ン電位が上昇してトランジスタ４２がオン信号になる。
さらに、トランジスタ４２のトレイン電位が低下してＮ
ＯＴゲート４３のＶｔｈよりも低くなり、出力バッファ
４は出力端子５からローレベル信号を出力する。
ＯＴゲート４３のＶｔｈよりも低くなり、出力バッファ
４は出力端子５からローレベル信号を出力する。
このように、第２の実施例のパワーオンリセット回路は
、時刻ｔ＝ｔ ３まではハイレベル信号を。
、時刻ｔ＝ｔ ３まではハイレベル信号を。
ｔ＝ｔ３以後はローレベルを出力し、上述したと同様の
理由により電源電圧に影響を受けずに安定したリセット
パルスを出力できる。
理由により電源電圧に影響を受けずに安定したリセット
パルスを出力できる。
なお、第１．第２の実施例では、トランジスタ３２．１
３２に基板バイアスをかけたが、逆にトランジスタ３３
，１３３に基板バイアスをかけても同様な効果が得られ
る。また、差動アンプ３゜３ａのトランジスタ３２，３
３，１３２．１３３にＰチャネルＭＯ３ＦＥＴを用いた
が、ＮチャネルＭＯ３ＦＥＴを用いて構成してもよい。
３２に基板バイアスをかけたが、逆にトランジスタ３３
，１３３に基板バイアスをかけても同様な効果が得られ
る。また、差動アンプ３゜３ａのトランジスタ３２，３
３，１３２．１３３にＰチャネルＭＯ３ＦＥＴを用いた
が、ＮチャネルＭＯ３ＦＥＴを用いて構成してもよい。
なおこのとき、トランジスタ２１，２２，３１．４１も
ＮチャネルＭＯ５ＦＥＴにし、トランジスタ３４゜３５
．４２はＰチャネルＭＯ３ＦＥＴにするとともに、電源
とグランドを逆にする必要がある。
ＮチャネルＭＯ５ＦＥＴにし、トランジスタ３４゜３５
．４２はＰチャネルＭＯ３ＦＥＴにするとともに、電源
とグランドを逆にする必要がある。
Ｆ９発明の詳細
な説明したように本発明によれば、エンハンスメント型
ＭＯ８ＦＥＴを用いて差動増幅器を構成し、さらに基準
電圧が印加されるトランジスタまたは電源電圧が印加さ
れるトランジスタのいずれか一方の基板をバイアスする
回路としたので、動作中のスレッシュホールド電圧の変
動による影響が少なくなり、電源の立ち上がり時間によ
ってパワーオンリセット回路のリセット時間の変動が減
少する。また、エンハンスメント型ＭＯ５ＦＥＴにより
構成したことにより、製造工数が低減される。
ＭＯ８ＦＥＴを用いて差動増幅器を構成し、さらに基準
電圧が印加されるトランジスタまたは電源電圧が印加さ
れるトランジスタのいずれか一方の基板をバイアスする
回路としたので、動作中のスレッシュホールド電圧の変
動による影響が少なくなり、電源の立ち上がり時間によ
ってパワーオンリセット回路のリセット時間の変動が減
少する。また、エンハンスメント型ＭＯ５ＦＥＴにより
構成したことにより、製造工数が低減される。
第１図は本発明の第１の実施例を示す回路図、第２図は
基板バイアス電圧とスレッシュホールド電圧の関係を示
す図、第３図は第１の実施例を示す第１図の回路各部の
電圧の経時変化を示すタイムチャート、第４図は第２の
実施例を示す回路図、第５図は第４図に示す回路各部の
電圧の経時変化を示すタイムチャート、第６図は従来の
ＣＲ型パワーオンリセット回路の回路図、第７図は従来
の電圧検知型パワーオンリセット回路の回路図、第８図
は第７図に示す回路各部の電圧の経時変化を示すタイム
チャートである。 １：電圧比較回路 ２：電流源 ３：差動アンプ ４：出力バッファ５：出力
１１，１２，１３：抵抗器２１．２２．３１〜３
５，４１，４２：ＭＯ３ＦＥＴ４３．４４ ： ＮＯＴ
ゲート ５１：インバータ特許出願人 日産自動
車株式会社 代理人弁理士 永 井 冬 紀 第２図 基板バイアス電圧 第４図 ２電流源 ３差動アンプ １ａ電圧比較回路 ４出カバソフア ２電流源 ３差動アンプ ４ 出力バノファ
基板バイアス電圧とスレッシュホールド電圧の関係を示
す図、第３図は第１の実施例を示す第１図の回路各部の
電圧の経時変化を示すタイムチャート、第４図は第２の
実施例を示す回路図、第５図は第４図に示す回路各部の
電圧の経時変化を示すタイムチャート、第６図は従来の
ＣＲ型パワーオンリセット回路の回路図、第７図は従来
の電圧検知型パワーオンリセット回路の回路図、第８図
は第７図に示す回路各部の電圧の経時変化を示すタイム
チャートである。 １：電圧比較回路 ２：電流源 ３：差動アンプ ４：出力バッファ５：出力
１１，１２，１３：抵抗器２１．２２．３１〜３
５，４１，４２：ＭＯ３ＦＥＴ４３．４４ ： ＮＯＴ
ゲート ５１：インバータ特許出願人 日産自動
車株式会社 代理人弁理士 永 井 冬 紀 第２図 基板バイアス電圧 第４図 ２電流源 ３差動アンプ １ａ電圧比較回路 ４出カバソフア ２電流源 ３差動アンプ ４ 出力バノファ
Claims (1)
- 【特許請求の範囲】 電源電圧に応じてゲートに印加されるゲート電圧に従っ
たドレイン電流を得る第１のＭＯＳＦＥＴと、 この第１のＭＯＳＦＥＴとソースが並列に接続され、基
準電圧に応じてゲートに印加されるゲート電圧に従った
ドレイン電流を得る第２のＭＯＳＦＥＴと、 電源の投入に伴う第１のＭＯＳＦＥＴのゲート電圧の上
昇により第１および第２のＭＯＳＦＥＴのドレイン電流
の大きさが反転するまではリセット信号を出力する出力
手段とを具備するＭＯＳＦＥＴを用いたパワーオンリセ
ット回路において、前記第１および第２のＭＯＳＦＥＴ
をエンハンスメント型で形成し、第１または第２のＭＯ
ＳＦＥＴの基板にバイアス電圧を印加することを特徴と
するＭＯＳＦＥＴを用いたパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187763A JP2926921B2 (ja) | 1990-07-16 | 1990-07-16 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187763A JP2926921B2 (ja) | 1990-07-16 | 1990-07-16 | パワーオンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0474208A true JPH0474208A (ja) | 1992-03-09 |
| JP2926921B2 JP2926921B2 (ja) | 1999-07-28 |
Family
ID=16211781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2187763A Expired - Lifetime JP2926921B2 (ja) | 1990-07-16 | 1990-07-16 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2926921B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100430973B1 (ko) * | 1995-06-09 | 2004-09-10 | 지멘스 악티엔게젤샤프트 | 2개의전기값을비교하기위한회로 |
| JP2008118381A (ja) * | 2006-11-02 | 2008-05-22 | Mitsumi Electric Co Ltd | リセット装置 |
| US8794913B2 (en) | 2008-08-11 | 2014-08-05 | Mitsubishi Heavy Industries, Ltd. | Steam turbine facility |
| CN109617543A (zh) * | 2018-10-11 | 2019-04-12 | 珠海妙存科技有限公司 | 一种精确控制检测阈值的加速掉电和复位方法及电路 |
| CN111917400A (zh) * | 2020-09-10 | 2020-11-10 | 深圳市爱协生科技有限公司 | 一种上电复位电路及优化方法 |
-
1990
- 1990-07-16 JP JP2187763A patent/JP2926921B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100430973B1 (ko) * | 1995-06-09 | 2004-09-10 | 지멘스 악티엔게젤샤프트 | 2개의전기값을비교하기위한회로 |
| JP2008118381A (ja) * | 2006-11-02 | 2008-05-22 | Mitsumi Electric Co Ltd | リセット装置 |
| US8794913B2 (en) | 2008-08-11 | 2014-08-05 | Mitsubishi Heavy Industries, Ltd. | Steam turbine facility |
| CN109617543A (zh) * | 2018-10-11 | 2019-04-12 | 珠海妙存科技有限公司 | 一种精确控制检测阈值的加速掉电和复位方法及电路 |
| CN109617543B (zh) * | 2018-10-11 | 2023-06-27 | 珠海妙存科技有限公司 | 一种精确控制检测阈值的加速掉电和复位方法及电路 |
| CN111917400A (zh) * | 2020-09-10 | 2020-11-10 | 深圳市爱协生科技有限公司 | 一种上电复位电路及优化方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2926921B2 (ja) | 1999-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7482847B2 (en) | Power-on reset circuit | |
| JPS58151124A (ja) | レベル変換回路 | |
| JP2926921B2 (ja) | パワーオンリセット回路 | |
| US6404221B1 (en) | Threshold invariant voltage detecting device | |
| JP2985673B2 (ja) | 遅延回路 | |
| JP5428259B2 (ja) | 基準電圧発生回路および電源クランプ回路 | |
| JP3408077B2 (ja) | カレントミラー回路 | |
| JP2877178B2 (ja) | パワーオンリセット回路 | |
| JP2645117B2 (ja) | 半導体集積回路のリセット回路 | |
| JPH02143608A (ja) | 半導体集積回路 | |
| JPH05204480A (ja) | 定電圧回路 | |
| JPH0555905A (ja) | Ｃｍｏｓ論理ゲート | |
| JP2674143B2 (ja) | 半導体集積回路 | |
| JPH05288782A (ja) | 高電位検知回路 | |
| JP2891832B2 (ja) | Ｌｃｄドライバー回路 | |
| JPS61165664A (ja) | 電源電圧検出回路 | |
| JPH04241509A (ja) | パワーオンクリア回路 | |
| JP2000056846A (ja) | 基準電圧発生回路および半導体集積回路 | |
| JP2023073952A (ja) | 電流源回路 | |
| JPS5880928A (ja) | 電源投入時リセツトトリガ自動発生回路 | |
| JPH06140898A (ja) | トランスファゲート・トランジスタのゲート昇圧回路 | |
| JP2000068811A (ja) | 半導体集積回路装置 | |
| JPH06119798A (ja) | 半導体メモリのテスト回路 | |
| JPH05183356A (ja) | バイアス回路、及び半導体集積回路 | |
| JPS6281809A (ja) | 半導体集積論理回路 |