JPH0474766B2 - - Google Patents
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- Publication number
- JPH0474766B2 JPH0474766B2 JP57106830A JP10683082A JPH0474766B2 JP H0474766 B2 JPH0474766 B2 JP H0474766B2 JP 57106830 A JP57106830 A JP 57106830A JP 10683082 A JP10683082 A JP 10683082A JP H0474766 B2 JPH0474766 B2 JP H0474766B2
- Authority
- JP
- Japan
- Prior art keywords
- head
- silicon substrate
- preamplifier
- substrate
- lead wire
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/127—Structure or manufacture of heads, e.g. inductive
- G11B5/33—Structure or manufacture of flux-sensitive heads, i.e. for reproduction only; Combination of such heads with means for recording or erasing only
- G11B5/39—Structure or manufacture of flux-sensitive heads, i.e. for reproduction only; Combination of such heads with means for recording or erasing only using magneto-resistive devices or effects
- G11B5/3903—Structure or manufacture of flux-sensitive heads, i.e. for reproduction only; Combination of such heads with means for recording or erasing only using magneto-resistive devices or effects using magnetic thin film layers or their effects, the films being part of integrated structures
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Magnetic Heads (AREA)
Description
【発明の詳細な説明】
本発明は薄膜集積ヘツドに係り、さらに詳しく
は、磁気抵抗効果素子（以下MR素子と略称す
る）を用いた薄膜集積ヘツドに関するものであ
る。
は、磁気抵抗効果素子（以下MR素子と略称す
る）を用いた薄膜集積ヘツドに関するものであ
る。
記録密度を増大させ、周波数特性の向上のため
は薄膜磁気ヘツドが広く採用されてきている。
は薄膜磁気ヘツドが広く採用されてきている。
例えば、この薄膜磁気ヘツドは、デジタルオー
デイオレコーダのように、多チヤンネル化の要望
に応えるために、ヘツド素子の数が多く、ヘツド
素子１個の集積度の高いものが要求される磁気ヘ
ツドとして最適なものとされている。
デイオレコーダのように、多チヤンネル化の要望
に応えるために、ヘツド素子の数が多く、ヘツド
素子１個の集積度の高いものが要求される磁気ヘ
ツドとして最適なものとされている。
ところが、再生ヘツドについてみると、従来多
く使用されていた磁気誘導型の薄膜磁気ヘツドの
再生電圧はヘツドと磁気記録媒体間の相対速度に
比例しているため、低速度の場合、再生出力も低
くなり、これに対応するにはコイルの巻き数を数
百〜千ターンと多くする必要があり、薄膜再生ヘ
ツドとして使用するには実用上困難であつた。
く使用されていた磁気誘導型の薄膜磁気ヘツドの
再生電圧はヘツドと磁気記録媒体間の相対速度に
比例しているため、低速度の場合、再生出力も低
くなり、これに対応するにはコイルの巻き数を数
百〜千ターンと多くする必要があり、薄膜再生ヘ
ツドとして使用するには実用上困難であつた。
一方、このような薄膜磁気ヘツドに対応するた
めに、ヘツドと磁気記録媒体間の相対速度に関係
のない磁束応答型の磁気抵抗効果素子を用いた薄
膜磁気ヘツド（以下MRヘツドと略称）が注目を
あびてきている。
めに、ヘツドと磁気記録媒体間の相対速度に関係
のない磁束応答型の磁気抵抗効果素子を用いた薄
膜磁気ヘツド（以下MRヘツドと略称）が注目を
あびてきている。
このようなMRヘツドの一例を、第１図に拡大
して示す。
して示す。
第１図において、符号１で示すものは基板で、
その側面には磁気記録媒体側に臨んでMR素子２
が薄膜堆積法などにより形成されており、MR素
子２の両端は、同様な方法で基板上に形成された
導電部３に接続されている。
その側面には磁気記録媒体側に臨んでMR素子２
が薄膜堆積法などにより形成されており、MR素
子２の両端は、同様な方法で基板上に形成された
導電部３に接続されている。
以上のような構造を有するMRヘツドのMR素
子２に導電部３を介して一定電流を供給しておく
と、外部磁界が接近した場合、MR素子２の持つ
抵抗値が変化し、電圧変化として磁界の強さを取
り出すことができる。この時の再生出力電圧ΔV
はΔV＝ΔRIで表わされる。ΔRは外部磁界により
MR素子の抵抗変化分で、ＩはMR素子に加えら
れた一定電流の値である。MR素子２が外部磁界
によつて抵抗変化を生じる変化率は、一般にNi
−Fe、Ni−Coなどから成るMR素子で１〜３％
である。
子２に導電部３を介して一定電流を供給しておく
と、外部磁界が接近した場合、MR素子２の持つ
抵抗値が変化し、電圧変化として磁界の強さを取
り出すことができる。この時の再生出力電圧ΔV
はΔV＝ΔRIで表わされる。ΔRは外部磁界により
MR素子の抵抗変化分で、ＩはMR素子に加えら
れた一定電流の値である。MR素子２が外部磁界
によつて抵抗変化を生じる変化率は、一般にNi
−Fe、Ni−Coなどから成るMR素子で１〜３％
である。
従つて、再生出力を大きく得るためにMR素子
の絶対抵抗値を大きくすることが必要である。
MR素子の抵抗値Ｒは、一般に次の(1)式で表わさ
れる。
の絶対抵抗値を大きくすることが必要である。
MR素子の抵抗値Ｒは、一般に次の(1)式で表わさ
れる。
Ｒ＝ρMR×ｌ／ｗ×ｔ ……(1)
(1)式においてρMRはMR素子の固有抵抗値、ｌ
はMR素子の長さ、ｗは幅、ｔは厚みを示す。第
(1)式からも明らかなように、MR素子の抵抗値を
大きくするためにはMR素子の長さを大きくし、
幅及び厚さを小さくすることが必要である。
はMR素子の長さ、ｗは幅、ｔは厚みを示す。第
(1)式からも明らかなように、MR素子の抵抗値を
大きくするためにはMR素子の長さを大きくし、
幅及び厚さを小さくすることが必要である。
しかし、MR素子の厚さは素子を薄膜技術で作
成しているため、製作上あまり薄くはできず、
MR素子の幅についてはフオトエツチング技術上
の制約があり、あまり小さくすることができな
い。
成しているため、製作上あまり薄くはできず、
MR素子の幅についてはフオトエツチング技術上
の制約があり、あまり小さくすることができな
い。
また、MR素子の長さは再生ヘツドのトラツク
幅に相当し、最近の磁気記録再生技術の高密度化
のために多チヤンネル化し、高集積度が要求さ
れ、トラツク幅を小さくすること、すなわちMR
素子の長さを小さくすることが要求されている。
この結果、第(1)式から明らかなように、再生出力
も小さくなつてしまう欠点がある。
幅に相当し、最近の磁気記録再生技術の高密度化
のために多チヤンネル化し、高集積度が要求さ
れ、トラツク幅を小さくすること、すなわちMR
素子の長さを小さくすることが要求されている。
この結果、第(1)式から明らかなように、再生出力
も小さくなつてしまう欠点がある。
さらに、MR素子を実装する場合には、導電部
をフレキシブルなリード線で接合させ、プリアン
プ回路部に接続して再生出力信号を取る必要があ
る。
をフレキシブルなリード線で接合させ、プリアン
プ回路部に接続して再生出力信号を取る必要があ
る。
この結果、導電部、リード線の抗効値も無視で
きないものとなり、Ｓ／Ｎ比の悪い出力となつて
しまう。そして、導電部やリード線が長くなつて
しまうために、実際に再生信号を検出する場合、
周囲のノイズの誘導を受ける原因となつている。
きないものとなり、Ｓ／Ｎ比の悪い出力となつて
しまう。そして、導電部やリード線が長くなつて
しまうために、実際に再生信号を検出する場合、
周囲のノイズの誘導を受ける原因となつている。
本発明は以上のような従来の欠点を除去するた
めになされたもので、Ｓ／Ｎ比を向上させ、外部
ノイズの誘導を少なくできるように構成したMR
素子を用いた薄膜磁気ヘツドを提供することを目
的としている。
めになされたもので、Ｓ／Ｎ比を向上させ、外部
ノイズの誘導を少なくできるように構成したMR
素子を用いた薄膜磁気ヘツドを提供することを目
的としている。
上記の目的を達成するため、本発明によれば、
同一のシリコン基板上に、磁気抵抗効果素子で形
成した複数のヘツド部と、プリアンプ回路を含む
集積回路部と、複数の出力側電極部とをそれぞれ
配置した薄膜集積ヘツドにおいて、前記シリコン
基板よりも大きな寸法の第１の絶縁性基板上に該
シリコン基板を固定し、該シリコン基板上のヘツ
ド部は前記集積回路部のプリアンプ回路に接続さ
れ、かつ第２の絶縁性基板で覆われると共に、前
記第１の絶縁性基板上のシリコン基板が存在しな
い部分にフレキシブルリード線を固定し、該シリ
コン基板上の出力側電極部と該フレキシブルリー
ド線とをワイヤで接続した構造を採用した。
同一のシリコン基板上に、磁気抵抗効果素子で形
成した複数のヘツド部と、プリアンプ回路を含む
集積回路部と、複数の出力側電極部とをそれぞれ
配置した薄膜集積ヘツドにおいて、前記シリコン
基板よりも大きな寸法の第１の絶縁性基板上に該
シリコン基板を固定し、該シリコン基板上のヘツ
ド部は前記集積回路部のプリアンプ回路に接続さ
れ、かつ第２の絶縁性基板で覆われると共に、前
記第１の絶縁性基板上のシリコン基板が存在しな
い部分にフレキシブルリード線を固定し、該シリ
コン基板上の出力側電極部と該フレキシブルリー
ド線とをワイヤで接続した構造を採用した。
以下、図面に示す実施例に基づいて、本発明の
詳細を説明する。
詳細を説明する。
第２図において符号４で示すものは絶縁性基板
で、ガラス、石英、アルミナ、フエライトなどか
ら形成される。
で、ガラス、石英、アルミナ、フエライトなどか
ら形成される。
符号５で示すものは集積ヘツド部で、シリコン
基板上にMR素子及び集積回路部が形成されてい
る。
基板上にMR素子及び集積回路部が形成されてい
る。
この集積ヘツド部５は基板４上に固定され、そ
の先端部、すなわち磁気記録媒体側は、MR素子
部分を保護するための絶縁性基板６によつて覆わ
れている。この絶縁性基板６もガラス、石英、ア
ルミナ、フエライトなどから成る。
の先端部、すなわち磁気記録媒体側は、MR素子
部分を保護するための絶縁性基板６によつて覆わ
れている。この絶縁性基板６もガラス、石英、ア
ルミナ、フエライトなどから成る。
一方、符号７で示すものは集積ヘツド部５に形
成された集積回路と外部回路とを電気的に接続す
るためのリード線で、集積回路部との間はワイヤ
８をボンデイングして電気的な結合がはかられて
いる。
成された集積回路と外部回路とを電気的に接続す
るためのリード線で、集積回路部との間はワイヤ
８をボンデイングして電気的な結合がはかられて
いる。
第３図は集積ヘツド部５を一部拡大して示すも
ので、図中第１図と同一部分には同一符号が付さ
れている。
ので、図中第１図と同一部分には同一符号が付さ
れている。
第３図において、符号９で示すものは電極部
で、入力側端子となる部分である。また符号１０
で示すものは集積回路の出力側電極部である。
で、入力側端子となる部分である。また符号１０
で示すものは集積回路の出力側電極部である。
第３図においてＸ−Ｘ線とＹ−Ｙ線で挾まれた
部分が集積回路部分で、第４図にその一部である
プリアンプ回路の等価回路図が示されている。第
４図において符号１１で示す部分がMR素子部
で、その両端の符号Ａ，Ｂで示す部分はそれぞれ
第３図に示す電極部９及び導電部３に相当する。
部分が集積回路部分で、第４図にその一部である
プリアンプ回路の等価回路図が示されている。第
４図において符号１１で示す部分がMR素子部
で、その両端の符号Ａ，Ｂで示す部分はそれぞれ
第３図に示す電極部９及び導電部３に相当する。
そして、MR素子部１１の抵抗変化によつて生
じる電圧変化はトランジスタT1，T2によつて検
出され、トランジスタT3〜T5によつて増幅され、
出力OUTとして取り出され、外部回路へと送ら
れる。
じる電圧変化はトランジスタT1，T2によつて検
出され、トランジスタT3〜T5によつて増幅され、
出力OUTとして取り出され、外部回路へと送ら
れる。
次に、このような構造を有する集積ヘツド部５
の製造方法の概略について述べる。
の製造方法の概略について述べる。
集積ヘツド部５のプリアンプは、一般のIC製
造プロセスと同じで、電極部９，１０以外はリン
酸ガラス等の絶縁層で電気的に保護した状態にし
ておく。
造プロセスと同じで、電極部９，１０以外はリン
酸ガラス等の絶縁層で電気的に保護した状態にし
ておく。
次に、その上にパーマロイ、Ni／Co合金等か
ら成るMR素子部及びアルミ・銅・金などから成
る導電部をスパツタリング法、蒸着法、メツキ法
などにより形成し、フオトエツチング法により導
電部３、電極部９、MR素子２を選択エツチング
により形成すればよい。
ら成るMR素子部及びアルミ・銅・金などから成
る導電部をスパツタリング法、蒸着法、メツキ法
などにより形成し、フオトエツチング法により導
電部３、電極部９、MR素子２を選択エツチング
により形成すればよい。
本実施例は以上のように構成されているため、
MR素子とプリアンプ集積回路部が同一シリコン
基板上に形成され、両者間の距離を短縮すること
ができ、再生信号のＳ／Ｎ比を向上させることが
できる。
MR素子とプリアンプ集積回路部が同一シリコン
基板上に形成され、両者間の距離を短縮すること
ができ、再生信号のＳ／Ｎ比を向上させることが
できる。
MRヘツドを使用する場合、MR素子とプリア
ンプを接続する信号線に誘導磁界が交差すること
により発生するノイズが問題となるが、このノイ
ズの大きさは信号線が形成する閉ループの断面積
に比例する。
ンプを接続する信号線に誘導磁界が交差すること
により発生するノイズが問題となるが、このノイ
ズの大きさは信号線が形成する閉ループの断面積
に比例する。
このため、従来例ではMR素子と離れた位置に
あるプリアンプとをフレキシブルリード線のよう
なリード線によつて接続していたため、前述した
閉ループの断面積が大きくなり、ノイズ量も多か
つた。
あるプリアンプとをフレキシブルリード線のよう
なリード線によつて接続していたため、前述した
閉ループの断面積が大きくなり、ノイズ量も多か
つた。
これに反し、本発明になる薄膜磁気ヘツドで
は、MR素子とプリアンプの部分が極めて近接し
て配置されるため、両者間を結ぶ信号線が形成す
る閉ループの断面積はほとんど無視でき、ノイズ
量も著しく減少させることができる。
は、MR素子とプリアンプの部分が極めて近接し
て配置されるため、両者間を結ぶ信号線が形成す
る閉ループの断面積はほとんど無視でき、ノイズ
量も著しく減少させることができる。
一方、プリアンプの出力端から次段の入力端ま
では従来通りにリード線で接続することになり、
この部分において誘導磁界によるノイズを発生す
るが、本発明構造においては信号成分がプリアン
プにより増幅された後であるため、この部分にお
いて従来と同量のノイズ量が発生しても、あらか
じめ信号が増幅されている分だけＳ／Ｎ比の向上
がはかれる。
では従来通りにリード線で接続することになり、
この部分において誘導磁界によるノイズを発生す
るが、本発明構造においては信号成分がプリアン
プにより増幅された後であるため、この部分にお
いて従来と同量のノイズ量が発生しても、あらか
じめ信号が増幅されている分だけＳ／Ｎ比の向上
がはかれる。
また、MR素子から信号を取り出す導電部及び
リード線の抵抗はノイズの発生源となるが、この
ノイズについても従来構造ではプリアンプの前段
の信号電圧の小さい段階で発生していたため、
Ｓ／Ｎ比の低下を招いていた。
リード線の抵抗はノイズの発生源となるが、この
ノイズについても従来構造ではプリアンプの前段
の信号電圧の小さい段階で発生していたため、
Ｓ／Ｎ比の低下を招いていた。
ところが、本発明構造においては、リード線部
分の抵抗がプリアンプの後段に位置するため、こ
れによるノイズを無視して考えることができる。
分の抵抗がプリアンプの後段に位置するため、こ
れによるノイズを無視して考えることができる。
さらに、従来構造においては、ｎ個のMR素子
を用いた場合、接続端子数は2n個必要であり、
MR素子からプリアンプ部へフレキシブルリード
線で接続する場合にも2n本のリード線が必要で
ある。
を用いた場合、接続端子数は2n個必要であり、
MR素子からプリアンプ部へフレキシブルリード
線で接続する場合にも2n本のリード線が必要で
ある。
これに対し、本発明構造ではプリアンプ回路の
共通の駆動電圧印加端子１本、共通アース端子１
本、出力端子ｎ本の合計ｎ＋２本の端子数です
む。この結果、実装されるMR素子の数が２個以
上に増大するほど端子数は少なくてすむため、本
発明構造のほうが有利になり、上述したＳ／Ｎ比
の改善ばかりでなく、小型化もはかれる。
共通の駆動電圧印加端子１本、共通アース端子１
本、出力端子ｎ本の合計ｎ＋２本の端子数です
む。この結果、実装されるMR素子の数が２個以
上に増大するほど端子数は少なくてすむため、本
発明構造のほうが有利になり、上述したＳ／Ｎ比
の改善ばかりでなく、小型化もはかれる。
以上の説明から明らかなように、本発明によれ
ば、同一のシリコン基板上に、磁気抵抗効果素子
で形成した複数のヘツド部と、プリアンプ回路を
含む集積回路部と、複数の出力側電極部とをそれ
ぞれ配置した薄膜集積ヘツドにおいて、前記シリ
コン基板よりも大きな寸法の第１の絶縁性基板上
に該シリコン基板を固定し、該シリコン基板上の
ヘツド部は前記集積回路部のプリアンプ回路に接
続され、かつ第２の絶縁性基板で覆われると共
に、前記第１の絶縁性基板上のシリコン基板が存
在しない部分にフレキシブルリード線を固定し、
該シリコン基板上の出力側電極部と該フレキシブ
ルリード線とをワイヤで接続した構造を採用した
ので、ノイズの誘導を少なくでき、Ｓ／Ｎ比を向
上させることができると共に、小型化が可能で複
数チヤンネルの高密度実装を実現することができ
る。またフレキシブルリード線の接続を確実に行
なえる。
ば、同一のシリコン基板上に、磁気抵抗効果素子
で形成した複数のヘツド部と、プリアンプ回路を
含む集積回路部と、複数の出力側電極部とをそれ
ぞれ配置した薄膜集積ヘツドにおいて、前記シリ
コン基板よりも大きな寸法の第１の絶縁性基板上
に該シリコン基板を固定し、該シリコン基板上の
ヘツド部は前記集積回路部のプリアンプ回路に接
続され、かつ第２の絶縁性基板で覆われると共
に、前記第１の絶縁性基板上のシリコン基板が存
在しない部分にフレキシブルリード線を固定し、
該シリコン基板上の出力側電極部と該フレキシブ
ルリード線とをワイヤで接続した構造を採用した
ので、ノイズの誘導を少なくでき、Ｓ／Ｎ比を向
上させることができると共に、小型化が可能で複
数チヤンネルの高密度実装を実現することができ
る。またフレキシブルリード線の接続を確実に行
なえる。
第１図は従来構造を説明する一部拡大平面図、
第２図〜第４図は本発明の一実施例を説明するも
ので、第２図は薄膜磁気ヘツドの側面図、第３図
は集積ヘツド部の一部拡大平面図、第４図は集積
回路のプリアンプ部分の等価回路図である。 ２……MR素子、３……導電部、５……集積ヘ
ツド部、７……フレキシブルリード線、９，１０
……電極。
第２図〜第４図は本発明の一実施例を説明するも
ので、第２図は薄膜磁気ヘツドの側面図、第３図
は集積ヘツド部の一部拡大平面図、第４図は集積
回路のプリアンプ部分の等価回路図である。 ２……MR素子、３……導電部、５……集積ヘ
ツド部、７……フレキシブルリード線、９，１０
……電極。
Claims (1)
- 【特許請求の範囲】 １ 同一のシリコン基板上に、磁気抵抗効果素子
で形成した複数のヘツド部と、プリアンプ回路を
含む集積回路部と、複数の出力側電極部とをそれ
ぞれ配置した薄膜集積ヘツドにおいて、 前記シリコン基板よりも大きな寸法の第１の絶
縁性基板上に該シリコン基板を固定し、 該シリコン基板上のヘツド部は前記集積回路部
のプリアンプ回路に接続され、かつ第２の絶縁性
基板で覆われると共に、 前記第１の絶縁性基板上のシリコン基板が存在
しない部分にフレキシブルリード線を固定し、 該シリコン基板上の出力側電極部と該フレキシ
ブルリード線とをワイヤで接続したことを特徴と
する薄膜集積ヘツド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10683082A JPS58224429A (ja) | 1982-06-23 | 1982-06-23 | 薄膜集積ヘツド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10683082A JPS58224429A (ja) | 1982-06-23 | 1982-06-23 | 薄膜集積ヘツド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58224429A JPS58224429A (ja) | 1983-12-26 |
| JPH0474766B2 true JPH0474766B2 (ja) | 1992-11-27 |
Family
ID=14443663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10683082A Granted JPS58224429A (ja) | 1982-06-23 | 1982-06-23 | 薄膜集積ヘツド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58224429A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5587857A (en) * | 1994-10-18 | 1996-12-24 | International Business Machines Corporation | Silicon chip with an integrated magnetoresistive head mounted on a slider |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3800193A (en) * | 1972-09-05 | 1974-03-26 | Ibm | Magnetic sensing device |
| JPS4968716A (ja) * | 1972-10-31 | 1974-07-03 | ||
| JPS49112610A (ja) * | 1973-02-26 | 1974-10-26 | ||
| JPS5150498U (ja) * | 1974-10-16 | 1976-04-16 | ||
| JPS51134615A (en) * | 1975-05-16 | 1976-11-22 | Seiko Epson Corp | Integrated magnetic head |
| JPS52138711U (ja) * | 1976-04-16 | 1977-10-21 | ||
| JPS5552620U (ja) * | 1978-10-02 | 1980-04-08 |
-
1982
- 1982-06-23 JP JP10683082A patent/JPS58224429A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58224429A (ja) | 1983-12-26 |
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