JPH0474800B2 - - Google Patents
Info
- Publication number
- JPH0474800B2 JPH0474800B2 JP58095652A JP9565283A JPH0474800B2 JP H0474800 B2 JPH0474800 B2 JP H0474800B2 JP 58095652 A JP58095652 A JP 58095652A JP 9565283 A JP9565283 A JP 9565283A JP H0474800 B2 JPH0474800 B2 JP H0474800B2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- capacitor
- current
- switching element
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明は、シフトレジスタの駆動装置に係り、
特に大きな入力容量を有するシフトレジスタに好
適な低消費電力化が可能な駆動装置に関する。
特に大きな入力容量を有するシフトレジスタに好
適な低消費電力化が可能な駆動装置に関する。
駆動されるべきシフトレジスタの代表例を第１
図に示す。またこのタイミングチヤートを第２図
に示す。このシフトレジスタは、Ｎチヤンネル
MOS（以下NMOSと略す）トランジスタ５〜２
１よりなるダイナミツクデイレイフリツプフロツ
プ４を所望の遅延段数分だけ直列接続した構成で
ある。その動作は、クロツク入力電極１，２にそ
れぞれ第２図のダイミングチヤートに示すクロツ
クΦ1、Ф2を印加することにより、入力電極３に
印加されたデータが１ビツトタイム遅れて遂次次
段に伝達され、遅延段数分のビツト遅れの後出力
電極２３に出力される。NMOSトランジスタの
中で、負荷MOSトランジスタ５，８，１１、能
動MOSトランジスタ６，７，９，１０，１３の
それぞれの電気的特性がそろつていると仮定する
と、クロツク入力電極１，２の負荷はデイレイフ
リツプフロツプ４の１段分につきNMOSトラン
ジスタ２個分のゲート容量である。
図に示す。またこのタイミングチヤートを第２図
に示す。このシフトレジスタは、Ｎチヤンネル
MOS（以下NMOSと略す）トランジスタ５〜２
１よりなるダイナミツクデイレイフリツプフロツ
プ４を所望の遅延段数分だけ直列接続した構成で
ある。その動作は、クロツク入力電極１，２にそ
れぞれ第２図のダイミングチヤートに示すクロツ
クΦ1、Ф2を印加することにより、入力電極３に
印加されたデータが１ビツトタイム遅れて遂次次
段に伝達され、遅延段数分のビツト遅れの後出力
電極２３に出力される。NMOSトランジスタの
中で、負荷MOSトランジスタ５，８，１１、能
動MOSトランジスタ６，７，９，１０，１３の
それぞれの電気的特性がそろつていると仮定する
と、クロツク入力電極１，２の負荷はデイレイフ
リツプフロツプ４の１段分につきNMOSトラン
ジスタ２個分のゲート容量である。
したがつてシフトレジスタ全体の負荷容量は、
デイレイフリツプフロツプ４の直列接続段数をｎ
すると、１個のNMOSトランジスタのゲート容
量の2n倍の負荷容量となる。多数のシフトレジ
スタを直列接続した応用例として固体撮像素子が
ある。この場合、１個のNMOSトランジスタの
ゲート入力容量は0.08pFと小さいが、水平方向に
384個直列接続するため全体の入力容量は約60pF
と大きくなる。
デイレイフリツプフロツプ４の直列接続段数をｎ
すると、１個のNMOSトランジスタのゲート容
量の2n倍の負荷容量となる。多数のシフトレジ
スタを直列接続した応用例として固体撮像素子が
ある。この場合、１個のNMOSトランジスタの
ゲート入力容量は0.08pFと小さいが、水平方向に
384個直列接続するため全体の入力容量は約60pF
と大きくなる。
以上説明したシフトレジスタは、入力データが
ハイレベルかロウレベルかの２値信号を各段のデ
イレイフリツプフロツプで遂次波形を再現しなが
ら伝達するシフトレジスタである。このシフトレ
ジスタ以外に、電荷転送を基本原理としたシフト
レジスタがある。例えばF.L.J.Sangster等によつ
て発表されたバケツリレー素子（Bucket
Brigade Device；BBD IEEE.J.Solid−State
Circuits vol.SC−4pp131.1969）、あるいはW.S.
Boyleらにより発表された電荷結合素子（Charge
Coupled Device；CCD Bell Syst.Tecl.J.
vol.49pp587−593、1970）などで代表される。そ
の動作は、半導体表面近くにおかれた多数の電極
に順次電圧パルスを印加することにより、電荷を
これらの電極下の半導体中を順次転送するもので
ある。この素子も電極数が増加すると電極容量は
増加する。
ハイレベルかロウレベルかの２値信号を各段のデ
イレイフリツプフロツプで遂次波形を再現しなが
ら伝達するシフトレジスタである。このシフトレ
ジスタ以外に、電荷転送を基本原理としたシフト
レジスタがある。例えばF.L.J.Sangster等によつ
て発表されたバケツリレー素子（Bucket
Brigade Device；BBD IEEE.J.Solid−State
Circuits vol.SC−4pp131.1969）、あるいはW.S.
Boyleらにより発表された電荷結合素子（Charge
Coupled Device；CCD Bell Syst.Tecl.J.
vol.49pp587−593、1970）などで代表される。そ
の動作は、半導体表面近くにおかれた多数の電極
に順次電圧パルスを印加することにより、電荷を
これらの電極下の半導体中を順次転送するもので
ある。この素子も電極数が増加すると電極容量は
増加する。
以上、２種類のシフトレジスタを駆動する側か
ら見ると上記各入力電極は、それぞれ容量性負荷
となつている。そこで以下の説明においては、１
つの電極を代表としてとり上げ、これを１個の容
量ｃとして扱うことにする。
ら見ると上記各入力電極は、それぞれ容量性負荷
となつている。そこで以下の説明においては、１
つの電極を代表としてとり上げ、これを１個の容
量ｃとして扱うことにする。
従来のシフトレジスタの駆動回路における出力
部の代表例を第３図に示す。同図ａは、入力電極
２６にロウレベルの信号が印加され、PMOSト
ランジスタ２８がオンし、NMOSトランジスタ
２９がオフするため、電源２５からシフトレジス
タ入力容量３０に充電電流Irが流入することを示
している。同図ｂは、入力電極２６にハイレベル
の信号が印加され、NMOSトランジスタ２９が
オンし、PMOSトランジスタ２８がオフするた
め、シフトレジスタ入力容量３０に充電された電
流が接地２７に向つて放電電流として流出するこ
とを示している。入力容量３０が100pF、駆動周
波数が10MHzとすると、この充放電電流は数10ｍ
Ａとなる。これに対して、シフトレジスタ本来の
動作に必要な電流は、シフトレジスタが電圧駆動
であるため原理的に必要なく、ゲート容量とチヤ
ネル間のリーク電流が数μA流れるだけである。
したがつて入力容量３０への充放電電流は、すべ
てシフトレジスタ駆動装置の消費電流となりむだ
に消費される。また、上記入力容量が大きい程大
きな消費電流が流れるという欠点があつた。
部の代表例を第３図に示す。同図ａは、入力電極
２６にロウレベルの信号が印加され、PMOSト
ランジスタ２８がオンし、NMOSトランジスタ
２９がオフするため、電源２５からシフトレジス
タ入力容量３０に充電電流Irが流入することを示
している。同図ｂは、入力電極２６にハイレベル
の信号が印加され、NMOSトランジスタ２９が
オンし、PMOSトランジスタ２８がオフするた
め、シフトレジスタ入力容量３０に充電された電
流が接地２７に向つて放電電流として流出するこ
とを示している。入力容量３０が100pF、駆動周
波数が10MHzとすると、この充放電電流は数10ｍ
Ａとなる。これに対して、シフトレジスタ本来の
動作に必要な電流は、シフトレジスタが電圧駆動
であるため原理的に必要なく、ゲート容量とチヤ
ネル間のリーク電流が数μA流れるだけである。
したがつて入力容量３０への充放電電流は、すべ
てシフトレジスタ駆動装置の消費電流となりむだ
に消費される。また、上記入力容量が大きい程大
きな消費電流が流れるという欠点があつた。
本発明の目的は、上記した従来の駆動装置の欠
点である大きな消費電流を低減可能とする技術手
段を提供することにある。
点である大きな消費電流を低減可能とする技術手
段を提供することにある。
本発明は、シフトレジスタの入力容量と並列に
接続したコイルとの共振現像を利用している。す
なわち、一定時間電流をコイルに流して電磁エネ
ルギを蓄積した後、シフトレジスタ入力容量と並
列共振を起させる。このときシフトレジスタ入力
容量端子に発生する正弦波半サイクルのパルスを
駆動パルスとして用いる。本方式によると、入力
容量端子の放電電流は電源に帰還されるため、損
失のないスイツチング素子、コイル、配線材料等
を用いれば消費電源は原理的に零となる。実際に
は、各部品に損失があるため消費電流は零にはな
らないが、損失電流分だけを一周期毎に補えばシ
フトレジスタを駆動することができる。
接続したコイルとの共振現像を利用している。す
なわち、一定時間電流をコイルに流して電磁エネ
ルギを蓄積した後、シフトレジスタ入力容量と並
列共振を起させる。このときシフトレジスタ入力
容量端子に発生する正弦波半サイクルのパルスを
駆動パルスとして用いる。本方式によると、入力
容量端子の放電電流は電源に帰還されるため、損
失のないスイツチング素子、コイル、配線材料等
を用いれば消費電源は原理的に零となる。実際に
は、各部品に損失があるため消費電流は零にはな
らないが、損失電流分だけを一周期毎に補えばシ
フトレジスタを駆動することができる。
本発明は、上記素子の損失電流を最小とするス
イツチング素子のオン期間を与え、シフトレジス
タ駆動装置の消費電流を最小化したものである。
イツチング素子のオン期間を与え、シフトレジス
タ駆動装置の消費電流を最小化したものである。
以下、本発明の一実施例を図面を参照して説明
する。第４図は、本発明の基本回路を示してい
る。図中３１はシフトレジスタの入力容量であ
り、このコンデンサの一端側は直流電流の負荷側
端子３７に接続され、他端側は、共振用コイル３
３と接続され、そのコイル３３の他端は、直流電
源の正極側端子３６に接続されている。スイツチ
ング素子３４には、図示極性のダイオード３２が
並列接続されている。またスイツチング素子３４
のベースには、周波数およびハイレベル期間、ロ
ウレベル期間を可変できる方形波パルス発生回路
３５が接続されている。
する。第４図は、本発明の基本回路を示してい
る。図中３１はシフトレジスタの入力容量であ
り、このコンデンサの一端側は直流電流の負荷側
端子３７に接続され、他端側は、共振用コイル３
３と接続され、そのコイル３３の他端は、直流電
源の正極側端子３６に接続されている。スイツチ
ング素子３４には、図示極性のダイオード３２が
並列接続されている。またスイツチング素子３４
のベースには、周波数およびハイレベル期間、ロ
ウレベル期間を可変できる方形波パルス発生回路
３５が接続されている。
次に、上記構成回路の動作を説明する。スイツ
チング素子３４のベース電圧波形が第５図のよう
であるとする。スイツチング素子３４は、ハイレ
ベルのベース信号が与えられるとオンし、これに
より共振用コイル３３のコイル電流iL（＝素子３
４，３２を流れる合成電流ic＋id）はdiL／dt≒
Edc／Ｌの立上がり率で第５図のように直線的に
流れ始める。ただし、Edcは、端子３６，３７に
与えられる直流電源電圧、Ｌはコイル３３のイン
ダクタンスである。そして素子３４のベース電圧
がロウレベルになるとこの素子３４はオフとな
り、負荷コンデンサ３１とコイル３３により決ま
る共振回路で負荷コンデンサ３１に充電電流Ic1
が流れ、同時に容量端子電圧も正弦波曲線に沿つ
て上昇を始める。第５図のt2の時点でコイル電流
は零となり、容量端子電圧は最大値νc1となる。
さらにコイル電流は流れ続け、t3の時点で負の最
大値となり、容量端子電圧は零となる。容量端子
電圧は、さらに負になろうとするが、ダイオード
３２によつて零に固定される。次にスイツチング
素子３４がオンすると、コイル３３に蓄積された
エネルギは徐々に放出され、直線状（三角状）に
増加する電流Ic2が流れ始める。こうして上記一
連の動作が繰返し持続される。ここで容量端子電
圧υc1は、 νc1＝π／２×tON／tS−tON×Vcc……(1) となることが知られている。ただしtONはスイツ
チング素子３４のオン期間、tSはスイツチング周
期、VCCは電極３６，３７に印加される電源電
圧である。
チング素子３４のベース電圧波形が第５図のよう
であるとする。スイツチング素子３４は、ハイレ
ベルのベース信号が与えられるとオンし、これに
より共振用コイル３３のコイル電流iL（＝素子３
４，３２を流れる合成電流ic＋id）はdiL／dt≒
Edc／Ｌの立上がり率で第５図のように直線的に
流れ始める。ただし、Edcは、端子３６，３７に
与えられる直流電源電圧、Ｌはコイル３３のイン
ダクタンスである。そして素子３４のベース電圧
がロウレベルになるとこの素子３４はオフとな
り、負荷コンデンサ３１とコイル３３により決ま
る共振回路で負荷コンデンサ３１に充電電流Ic1
が流れ、同時に容量端子電圧も正弦波曲線に沿つ
て上昇を始める。第５図のt2の時点でコイル電流
は零となり、容量端子電圧は最大値νc1となる。
さらにコイル電流は流れ続け、t3の時点で負の最
大値となり、容量端子電圧は零となる。容量端子
電圧は、さらに負になろうとするが、ダイオード
３２によつて零に固定される。次にスイツチング
素子３４がオンすると、コイル３３に蓄積された
エネルギは徐々に放出され、直線状（三角状）に
増加する電流Ic2が流れ始める。こうして上記一
連の動作が繰返し持続される。ここで容量端子電
圧υc1は、 νc1＝π／２×tON／tS−tON×Vcc……(1) となることが知られている。ただしtONはスイツ
チング素子３４のオン期間、tSはスイツチング周
期、VCCは電極３６，３７に印加される電源電
圧である。
(1)式を変形して次式を得る。
tON＝tS／π／２×Vcc／νc1＋１ ……(2)
(2)式は、シフトレジスタ入力容量電極に印加さ
れる所望の正弦波半サイクルパルスの振幅値νc1
を得るために最低限必要なスイツチング素子３４
のオン期間を示している。また、上記期限コイル
３３に流れる電流iLは、 iL＝Vcc／2L×tON ……(3) となる。本発明の装置は、理想的な素子で構成す
ると消費電力はないが、実際には各素子で損失が
ある。その損失は、(3)式で示したコイル電流iLの
２倍の２乗に比例した値となる。そこで(3)式より
わかるように、コイル３３のインダクタンスＬと
電流電圧VCCが一定であれば、tONの最小のとき
iLも最小となり、その結果本発明の装置の消費電
力も最小となる。
れる所望の正弦波半サイクルパルスの振幅値νc1
を得るために最低限必要なスイツチング素子３４
のオン期間を示している。また、上記期限コイル
３３に流れる電流iLは、 iL＝Vcc／2L×tON ……(3) となる。本発明の装置は、理想的な素子で構成す
ると消費電力はないが、実際には各素子で損失が
ある。その損失は、(3)式で示したコイル電流iLの
２倍の２乗に比例した値となる。そこで(3)式より
わかるように、コイル３３のインダクタンスＬと
電流電圧VCCが一定であれば、tONの最小のとき
iLも最小となり、その結果本発明の装置の消費電
力も最小となる。
以上、第４図において、スイツチング素子３４
のオン期間を上記(2)式のtONに設定することによ
り、いかなる大きな入力容量を有するシフトレジ
スタでも最小の消費電力で動作可能な駆動装置を
実現できる。
のオン期間を上記(2)式のtONに設定することによ
り、いかなる大きな入力容量を有するシフトレジ
スタでも最小の消費電力で動作可能な駆動装置を
実現できる。
本発明によれば、入力容量の大きなシフトレジ
スタを高速で駆動する際の消費電流の低減をわず
か数点の部品の追加で容易に現実可能である。し
たがつて、野外等でバツテリを用いて使用される
固体カメラ、VTR等の電子装置のシフトレジス
タ駆動装置として実装すれば低消費電力、長時間
使用等が可能となる。
スタを高速で駆動する際の消費電流の低減をわず
か数点の部品の追加で容易に現実可能である。し
たがつて、野外等でバツテリを用いて使用される
固体カメラ、VTR等の電子装置のシフトレジス
タ駆動装置として実装すれば低消費電力、長時間
使用等が可能となる。
第１図はNMOSトランジスタを用いたシフト
レジスタの代表例を示す回路図、第２図はそのタ
イミングチヤート、第３図は従来方式シフトレジ
スタ駆動装置の代表例を示す回路図、第４図は本
発明の一実施例を示す回路図、第５図はそのタイ
ミングチヤートである。 １，２：シフトクロツク入力電極、３：データ
入力電極、４：デイレイフリツプフロツプ一段
分、５，８，１１，１４，１７，２０：負荷
MOSトランジスタ、６，７９，１０，１２，１
３，１５，１６，１８，１９，２１：能動MOS
トランジスタ、２２：電源端子、２３：出力電
極、２４：接地端子、２５：電源端子、２６：入
力電極、２７：接地端子、２８：PMOSトラン
ジスタ、２９：NMOSトランジスタ、３０：シ
フトレジスタ入力容量、３１：シフトレジスタ入
力容量、３２：ダイオード、３３：共振用コイ
ル、３４：スイツチング素子、３５：パルス発生
回路、３６：電源端子、３７：接地端子。
レジスタの代表例を示す回路図、第２図はそのタ
イミングチヤート、第３図は従来方式シフトレジ
スタ駆動装置の代表例を示す回路図、第４図は本
発明の一実施例を示す回路図、第５図はそのタイ
ミングチヤートである。 １，２：シフトクロツク入力電極、３：データ
入力電極、４：デイレイフリツプフロツプ一段
分、５，８，１１，１４，１７，２０：負荷
MOSトランジスタ、６，７９，１０，１２，１
３，１５，１６，１８，１９，２１：能動MOS
トランジスタ、２２：電源端子、２３：出力電
極、２４：接地端子、２５：電源端子、２６：入
力電極、２７：接地端子、２８：PMOSトラン
ジスタ、２９：NMOSトランジスタ、３０：シ
フトレジスタ入力容量、３１：シフトレジスタ入
力容量、３２：ダイオード、３３：共振用コイ
ル、３４：スイツチング素子、３５：パルス発生
回路、３６：電源端子、３７：接地端子。
Claims (1)
- 【特許請求の範囲】 １ シフトレジスタの入力負荷コンデンサと、こ
のコンデンサに並列接続されたスイツチング素子
と整流素子およびこれらの素子に直列接続されて
前記コンデンサと共に共振回路を構成するコイル
と、前記スイツチング素子のオンオフを交互に繰
返すことにより、前記負荷コンデンサに正弦波半
サイクルの駆動パルスを持続して印加する手段を
設けたシフトレジスタの駆動装置において、前記
スイツチング素子のオン期間をtONとしたとき、 tON＝tS／π／２×Vcc／νc1＋１ ただし、tSはスイツチング周期、νc1は負荷コン
デンサに印加される正弦波半サイクルパルスの振
幅値、VCCは電源電圧、 にほぼ相当する値に設定したことを特徴とするシ
フトレジスタの駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58095652A JPS59221895A (ja) | 1983-06-01 | 1983-06-01 | シフトレジスタの駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58095652A JPS59221895A (ja) | 1983-06-01 | 1983-06-01 | シフトレジスタの駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59221895A JPS59221895A (ja) | 1984-12-13 |
| JPH0474800B2 true JPH0474800B2 (ja) | 1992-11-27 |
Family
ID=14143427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58095652A Granted JPS59221895A (ja) | 1983-06-01 | 1983-06-01 | シフトレジスタの駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59221895A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5157144A (en) * | 1974-11-15 | 1976-05-19 | Hitachi Ltd | Denkaisosochino kudosochi |
-
1983
- 1983-06-01 JP JP58095652A patent/JPS59221895A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59221895A (ja) | 1984-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5306954A (en) | Charge pump with symmetrical +V and -V outputs | |
| US4186436A (en) | Booster circuit | |
| US4068295A (en) | Voltage multiplier for an electronic time apparatus | |
| JPH0856139A (ja) | クロック生成装置 | |
| US20010045569A1 (en) | Potential detector and semiconductor integrated circuit | |
| KR900008187B1 (ko) | 전압 체배기 회로 | |
| Angelov et al. | A fully integrated multilevel synchronized-switch-harvesting-on-capacitors interface for generic PEHs | |
| CN101159412A (zh) | 包含升压电路的电子器件 | |
| JPH0833323A (ja) | 容量性負荷駆動用ｄｃ−ｄｃブーストコンバータ | |
| US5051882A (en) | Three reservoir capacitor charge pump circuit | |
| JPS58151719A (ja) | パルス発生回路 | |
| KR910001532B1 (ko) | 시프트레지스터를 사용한 메모리장치 | |
| US20050184707A1 (en) | Capacitor charge sharing charge pump | |
| GB2368474A (en) | Sawtooth or triangular waveform generator | |
| US4124806A (en) | Electronic device for the production of signals of an amplitude greater than the amplitude of a given periodic signal | |
| JP2736121B2 (ja) | 電荷転送装置及び固体撮像装置 | |
| JPH0923639A (ja) | 電圧変換装置 | |
| JPS5813999B2 (ja) | デンカケツゴウソシノクドウホウ | |
| JP3376140B2 (ja) | 固体撮像装置の駆動電圧パルス発生装置 | |
| US4597092A (en) | Conserving stored charge in apparatus having a charge coupled device | |
| JP2549650B2 (ja) | 固体撮像装置 | |
| JP2685690B2 (ja) | 電荷結合素子 | |
| JPS58181321A (ja) | 固体走査回路 | |
| JPS59221895A (ja) | シフトレジスタの駆動装置 | |
| TWM656550U (zh) | 電能轉換晶片 |