JPH04753A - 半導体回路装置 - Google Patents
半導体回路装置Info
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- JPH04753A JPH04753A JP2102137A JP10213790A JPH04753A JP H04753 A JPH04753 A JP H04753A JP 2102137 A JP2102137 A JP 2102137A JP 10213790 A JP10213790 A JP 10213790A JP H04753 A JPH04753 A JP H04753A
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
- H10D89/819—Bias arrangements for gate electrodes of FETs, e.g. RC networks or voltage partitioning circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/07—Electric details
- H05K2201/0776—Resistance and impedance
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体回路装置に係わり、特に電源電圧の変動
に対し基板インピーダンスを調節させる装置に関するも
のである。
に対し基板インピーダンスを調節させる装置に関するも
のである。
（従来の技術）
半導体メモリ等において、外部信号のアンダーシュート
により寄生ｐｎ接合が順方向バイアスになることを防止
したり、接合部の空乏層幅を拡げて寄生容量を小さくし
回路動作を高速化するために、半導体基板に基板バイア
スを印加させることが行われている。第４図（ｂ）に示
された回路は、基板バイアスを発生させる一般的なもの
で、第４図（ａ）のようなパルス状人力信号をノードＮ
４０に入力されて動作する。ＮチャネルトランジスタＴ
Ｒ２か、半導体基板から電荷を汲み上げて容量Ｃ２に蓄
積させ、ＮチャネルトランジスタＴＲＩが蓄積されたこ
の電荷を容量Ｃ１に蓄積させた後、接地電位ＶＳＳに放
電する。これにより、ノードＮ４１より基板電圧Ｖ Ｓ
ＯＢが出力される。
により寄生ｐｎ接合が順方向バイアスになることを防止
したり、接合部の空乏層幅を拡げて寄生容量を小さくし
回路動作を高速化するために、半導体基板に基板バイア
スを印加させることが行われている。第４図（ｂ）に示
された回路は、基板バイアスを発生させる一般的なもの
で、第４図（ａ）のようなパルス状人力信号をノードＮ
４０に入力されて動作する。ＮチャネルトランジスタＴ
Ｒ２か、半導体基板から電荷を汲み上げて容量Ｃ２に蓄
積させ、ＮチャネルトランジスタＴＲＩが蓄積されたこ
の電荷を容量Ｃ１に蓄積させた後、接地電位ＶＳＳに放
電する。これにより、ノードＮ４１より基板電圧Ｖ Ｓ
ＯＢが出力される。
次に、このような回路により発生される基板電圧の特性
を第５図に示す。電源電圧ＶＣＣか通常の電圧ＶＣＣ１
から電圧Ｖ ｃｃ２に変化すると、基板電圧Ｖ ５ｔｌ
ＢはＶＳＵＢＩからＶ ５ｔｌＢ２へと負の方へ変化す
る。ここで、第６図に示すように電源電圧ｖＣＣが■ｃ
ｃ１からＶ ｃｃ２へ急激に変化すると、基板電圧ＶＳ
ＵＢハ電圧Ｖ ５ＵＢＩよりも低い電圧ＶＳＵＢＩＤマ
チ、−旦降圧される。そして、基板の容量をＣ１基板の
インピーダンスをＲとした場合、時定数Ｔ−Ｃ−Ｒで表
わされる時間Ｔが経過した後、電圧Ｖ ５ＵＢ２まで復
帰して安定する。
を第５図に示す。電源電圧ＶＣＣか通常の電圧ＶＣＣ１
から電圧Ｖ ｃｃ２に変化すると、基板電圧Ｖ ５ｔｌ
ＢはＶＳＵＢＩからＶ ５ｔｌＢ２へと負の方へ変化す
る。ここで、第６図に示すように電源電圧ｖＣＣが■ｃ
ｃ１からＶ ｃｃ２へ急激に変化すると、基板電圧ＶＳ
ＵＢハ電圧Ｖ ５ＵＢＩよりも低い電圧ＶＳＵＢＩＤマ
チ、−旦降圧される。そして、基板の容量をＣ１基板の
インピーダンスをＲとした場合、時定数Ｔ−Ｃ−Ｒで表
わされる時間Ｔが経過した後、電圧Ｖ ５ＵＢ２まで復
帰して安定する。
この場合に、基板電圧Ｖ ５ＩＩＢの変化に対する基板
電流Ｉ ＳＵＢの関係、即ち基板バイアス発生回路の負
荷特性は第７図のよってあり、基板電圧がＶ ５ＵＢＩ
ＤからＶ ５ＵＢ２へと変化するときは、基板には殆ど
電流が流れない。このため、基板のインピーダンスは基
板に形成されたＰＮ接合等のリーク電流のみによって実
質的に決定されるが、リーク電流の値は微小であるため
、基板インピーダンスＲは極めて大きいものとなる。こ
の基板インピーダンスＲが大きいため、基板電圧かＶ
５ＩＪＢＩＤからＶ ５ＵＢ２まで復帰するのに要する
時間Ｔか長くなる。
電流Ｉ ＳＵＢの関係、即ち基板バイアス発生回路の負
荷特性は第７図のよってあり、基板電圧がＶ ５ＵＢＩ
ＤからＶ ５ＵＢ２へと変化するときは、基板には殆ど
電流が流れない。このため、基板のインピーダンスは基
板に形成されたＰＮ接合等のリーク電流のみによって実
質的に決定されるが、リーク電流の値は微小であるため
、基板インピーダンスＲは極めて大きいものとなる。こ
の基板インピーダンスＲが大きいため、基板電圧かＶ
５ＩＪＢＩＤからＶ ５ＵＢ２まで復帰するのに要する
時間Ｔか長くなる。
このことは、次のような問題を招く。
電源電圧の急激な低下に伴って基板電圧Ｖ ＳＵＢか一
旦低下した後上昇すると（第８図（ａ））、同じ基板に
形成された各トランジスタの閾値電圧Ｖ ｔｈｎは、第
８図（ｂ）のように変動する。これは、第９図に示され
たように、基板電圧Ｖ ＳＵＢか負の方向へ低下すると
、閾値電圧Ｖ ｔｈｎは上昇するというバックバイアス
効果に基づくものである。
旦低下した後上昇すると（第８図（ａ））、同じ基板に
形成された各トランジスタの閾値電圧Ｖ ｔｈｎは、第
８図（ｂ）のように変動する。これは、第９図に示され
たように、基板電圧Ｖ ＳＵＢか負の方向へ低下すると
、閾値電圧Ｖ ｔｈｎは上昇するというバックバイアス
効果に基づくものである。
よって基板上の各素子の動作か正常に動作し得る限界を
示す限界電圧Ｖｃｃ−ｓｉｎは、第１０図のように閾値
電圧Ｖ ｔｈｎに大きく依存する。このため第８図（ｃ
）のように、閾値電圧ｖ ｔｈｎの変動に伴い限界電圧
Ｖｃｃ−ｗｉｎも変動し、閾値電圧Ｖ ｔｈｎが安定す
ると共に安定する。
示す限界電圧Ｖｃｃ−ｓｉｎは、第１０図のように閾値
電圧Ｖ ｔｈｎに大きく依存する。このため第８図（ｃ
）のように、閾値電圧ｖ ｔｈｎの変動に伴い限界電圧
Ｖｃｃ−ｗｉｎも変動し、閾値電圧Ｖ ｔｈｎが安定す
ると共に安定する。
従って、電源電圧Ｖｃｃが変動した場合に、基板電圧Ｖ
ＳＵＢが変動して安定するまでに要する時間Ｔが長い
ことは、基板に形成された各素子の動作の不安定化を招
くことになる。特に、記憶装置に保持したデータを電池
でバックアップする場合に電源電圧か降下すると、デー
タが保持されないという深刻な問題となっていた。
ＳＵＢが変動して安定するまでに要する時間Ｔが長い
ことは、基板に形成された各素子の動作の不安定化を招
くことになる。特に、記憶装置に保持したデータを電池
でバックアップする場合に電源電圧か降下すると、デー
タが保持されないという深刻な問題となっていた。
（発明が解決しようとする課題）
このように、従来は電源変動が生じると基板電圧が安定
化するまでに要する時間が長く、基板に形成された回路
動作の不安定化を招いていた。
化するまでに要する時間が長く、基板に形成された回路
動作の不安定化を招いていた。
本発明は上記事情に鑑みてなされたものであり、電源変
動に対して動作の安定化をもたらし得る半導体回路装置
を提供することを目的とする。
動に対して動作の安定化をもたらし得る半導体回路装置
を提供することを目的とする。
（課題を解決するための手段）
本発明は、基板バイアス発生回路が発生した基板バイア
スを印加される基板のインピーダンスを調節する半導体
回路装置であって、基板の基板電圧を検知する基板電圧
検知回路と、検知された基板電圧が所定レベルよりも低
下すると基板電圧を上昇させるべく基板電圧端子とこの
基板電圧よりも高い任意の電圧端子との間に貫通経路を
形成し、基板電圧が所定のレベルに達すると貫通経路を
遮断することによって基板のインピーダンスを調節する
基板インピーダンス調節回路とを備えたことを特徴とし
ている。
スを印加される基板のインピーダンスを調節する半導体
回路装置であって、基板の基板電圧を検知する基板電圧
検知回路と、検知された基板電圧が所定レベルよりも低
下すると基板電圧を上昇させるべく基板電圧端子とこの
基板電圧よりも高い任意の電圧端子との間に貫通経路を
形成し、基板電圧が所定のレベルに達すると貫通経路を
遮断することによって基板のインピーダンスを調節する
基板インピーダンス調節回路とを備えたことを特徴とし
ている。
ここで基板インピーダンス調節回路は、基板電圧端子と
この基板電圧よりも高い任意の電圧端子との間にドレイ
ンとソースが接続された貫通経路用トランジスタと、こ
の貫通経路用トランジスタの動作を制御する制御手段と
を有し、制御手段は基板電圧検知回路が検知した基板電
圧が所定のレベルよりも低下すると貫通経路用トランジ
スタを導通させこの基板電圧が所定のレベルに達すると
貫通経路用トランジスタを非導通状態にするものであっ
てもよい。
この基板電圧よりも高い任意の電圧端子との間にドレイ
ンとソースが接続された貫通経路用トランジスタと、こ
の貫通経路用トランジスタの動作を制御する制御手段と
を有し、制御手段は基板電圧検知回路が検知した基板電
圧が所定のレベルよりも低下すると貫通経路用トランジ
スタを導通させこの基板電圧が所定のレベルに達すると
貫通経路用トランジスタを非導通状態にするものであっ
てもよい。
また基板電圧検知回路は検知した基板電圧に応じたレベ
ルの信号に変換する手段と、変換された信号を遅延させ
て出力する遅延手段とを有し、基板インピーダンス調節
回路は基板電圧端子を共通とする一対のＮチャネルトラ
ンジスタから成るフリップフロップと、基板電圧検知回
路より出力された信号に基づいてフリップフロップの状
態を変える一対のＰチャネルトランジスタと、基板電圧
端子とこの基板電圧よりも高い任意の電圧端子との間に
ドレインとソースが接続されフリップフロップの出力を
ゲートに与えられて動作を制御される貫通経路用トラン
ジスタとを備えたものであってもよい。
ルの信号に変換する手段と、変換された信号を遅延させ
て出力する遅延手段とを有し、基板インピーダンス調節
回路は基板電圧端子を共通とする一対のＮチャネルトラ
ンジスタから成るフリップフロップと、基板電圧検知回
路より出力された信号に基づいてフリップフロップの状
態を変える一対のＰチャネルトランジスタと、基板電圧
端子とこの基板電圧よりも高い任意の電圧端子との間に
ドレインとソースが接続されフリップフロップの出力を
ゲートに与えられて動作を制御される貫通経路用トラン
ジスタとを備えたものであってもよい。
あるいは、基板電圧検知回路は基板電圧に対応したレベ
ルの信号を基板バイアス発生回路に出力するバイアス制
御用信号出力手段をさらに備えており、基板インピーダ
ンス調節回路は貫通経路を形成する際の基板電圧の絶対
値が基板バイアス発生回路かバイアスを制御する際の制
御設定電圧の絶対値よりも高く設定されているものであ
ってもよい。
ルの信号を基板バイアス発生回路に出力するバイアス制
御用信号出力手段をさらに備えており、基板インピーダ
ンス調節回路は貫通経路を形成する際の基板電圧の絶対
値が基板バイアス発生回路かバイアスを制御する際の制
御設定電圧の絶対値よりも高く設定されているものであ
ってもよい。
（作 用）
基板電圧検知回路によって基板電圧が検知され、検知さ
れた基板電圧が電源変動等によって所定レベルよりも低
下した場合に、基板インピーダンス調節回路により基板
電圧端子とこの電圧よりも高い任意の電圧端子との間に
貫通経路か形成され、基板電圧が高速度で上昇する。こ
れにより、基板電圧が所定のレベルに迅速に到達し、基
板電圧の影響を受ける基板上の各素子の閾値電圧や動作
限界電圧も同様に安定化するため、安定した動作がもた
らされる。そして基板電圧が所定のレベルに到達すると
、基板インピーダンス調節回路によって貫通経路が遮断
され、消費電力が低減化される。
れた基板電圧が電源変動等によって所定レベルよりも低
下した場合に、基板インピーダンス調節回路により基板
電圧端子とこの電圧よりも高い任意の電圧端子との間に
貫通経路か形成され、基板電圧が高速度で上昇する。こ
れにより、基板電圧が所定のレベルに迅速に到達し、基
板電圧の影響を受ける基板上の各素子の閾値電圧や動作
限界電圧も同様に安定化するため、安定した動作がもた
らされる。そして基板電圧が所定のレベルに到達すると
、基板インピーダンス調節回路によって貫通経路が遮断
され、消費電力が低減化される。
ここで基板インピーダンス調節回路が貫通経路用トラン
ジスタと制御手段を有する場合は、基板電圧が所定のレ
ベルよりも低下すると、制御手段によって貫通経路用ト
ランジスタが導通して貫通経路が形成され、基板電圧が
所定のレベルに到達した後、貫通経路用トランジスタが
非導通状態となって貫通経路が遮断される。
ジスタと制御手段を有する場合は、基板電圧が所定のレ
ベルよりも低下すると、制御手段によって貫通経路用ト
ランジスタが導通して貫通経路が形成され、基板電圧が
所定のレベルに到達した後、貫通経路用トランジスタが
非導通状態となって貫通経路が遮断される。
基板電圧検知回路が変換手段と遅延手段を有する場合は
、検知した基板電圧がそのレベルに応じた信号に変換さ
れ、ハンチングが起きるのを防止すべく遅延されて出力
される。そしてこの信号が基板インピーダンス調節回路
の一対のＰチャネルトランジスタに与えられ、このＰチ
ャネルトランジスタによって、フリップフロップが信号
に応じた状態に変えられる。このフリップフロップの出
力が貫通経路用トランジスタのゲートに与えられ、基板
電圧のレベルに対応してその動作を制御され、貫通経路
が形成又は遮断される。
、検知した基板電圧がそのレベルに応じた信号に変換さ
れ、ハンチングが起きるのを防止すべく遅延されて出力
される。そしてこの信号が基板インピーダンス調節回路
の一対のＰチャネルトランジスタに与えられ、このＰチ
ャネルトランジスタによって、フリップフロップが信号
に応じた状態に変えられる。このフリップフロップの出
力が貫通経路用トランジスタのゲートに与えられ、基板
電圧のレベルに対応してその動作を制御され、貫通経路
が形成又は遮断される。
基板電圧検知回路が、基板電圧に対応した信号を基板バ
イアス発生回路に出力するバイアス制御用信号出力手段
をさらに備える場合は、この手段を共有化することによ
って高密度化を図ることができる。この場合に基板イン
ピーダンスの調節は、基板電圧が電源変動等によって大
きく降下した場合にのみ行うべきであるため、貫通経路
を形成する際の基板電圧の絶対値は、基板バイアス発生
回路が基板バイアスを制御する際における制御設定電圧
の絶対値よりも大きく設定されている必要がある。
イアス発生回路に出力するバイアス制御用信号出力手段
をさらに備える場合は、この手段を共有化することによ
って高密度化を図ることができる。この場合に基板イン
ピーダンスの調節は、基板電圧が電源変動等によって大
きく降下した場合にのみ行うべきであるため、貫通経路
を形成する際の基板電圧の絶対値は、基板バイアス発生
回路が基板バイアスを制御する際における制御設定電圧
の絶対値よりも大きく設定されている必要がある。
（実施Ｍ）
以下、本発明の一実施例について図面を参照して説明す
る。第１図に、本実施例の半導体回路装置の回路構成を
示す。本装置は、基板電圧Ｖ ＳＩＲを検知する基板電
圧検知回路１と、その出力に応じて基板インピーダンス
を調節する基板インピーダンス調節回路２とを備えてい
る。
る。第１図に、本実施例の半導体回路装置の回路構成を
示す。本装置は、基板電圧Ｖ ＳＩＲを検知する基板電
圧検知回路１と、その出力に応じて基板インピーダンス
を調節する基板インピーダンス調節回路２とを備えてい
る。
基板電圧検知回路１は、ソースが電源電圧ＶＣＣに接続
され、ゲートが接地されドレインがノードＮ１に接続さ
れたＰチャネルトランジスタＴＰＩと、ノードＮ１にド
レインが、ノードＮ２にソースが接続され、ゲートに電
源電圧ｖＣＣが印加されたＮチャネルトランジスタＴＮ
Ｉと、ノードＮ２にソースが接続され、ゲートとドレイ
ンとが基板電圧Ｖ ＳＯＢに共通接続されたＮチャネル
トランジスタＴＰ２とを有し、さらにノードＮ１に入力
端子を接続されたインバータＩＮＶＩ、及びこれに直列
に接続されたインバータＩＮＶ２とを有している。
され、ゲートが接地されドレインがノードＮ１に接続さ
れたＰチャネルトランジスタＴＰＩと、ノードＮ１にド
レインが、ノードＮ２にソースが接続され、ゲートに電
源電圧ｖＣＣが印加されたＮチャネルトランジスタＴＮ
Ｉと、ノードＮ２にソースが接続され、ゲートとドレイ
ンとが基板電圧Ｖ ＳＯＢに共通接続されたＮチャネル
トランジスタＴＰ２とを有し、さらにノードＮ１に入力
端子を接続されたインバータＩＮＶＩ、及びこれに直列
に接続されたインバータＩＮＶ２とを有している。
インバータＩＮＶ２からの出力は、基板インピーダンス
調節回路２のノードＮ４に与えられる。
調節回路２のノードＮ４に与えられる。
ノードＮ４には、インバータＩＮＶ３の入力端が接続さ
れ、その出力端にはＰチャネルトランジスタＴＰ４のゲ
ートが接続されている。またノードＮ４には、Ｐチャネ
ルトランジスタＴＰ３のゲートとが接続されている。モ
してＰチャネルトランジスタＴＰ３のドレインにはＮチ
ャネルトランジスタＴＮ２のドレインか、Ｐチャネルト
ランジスタＴＰ４のドレインにはＮチャネルトランジス
タＴＮ３のドレインが接続されている。このＮチャネル
トランジスタＴＮ２及びＴＮ３は、ゲートがクロスカッ
プル接続されており、それぞれのソースは基板電圧Ｖ
ＳＵＢ端子に接続されている。Ｎチャネルトランジスタ
ＴＮ２のドレインが接続されているノードＮ６には、Ｎ
チャネルトランジスタＴＮ４のゲートが接続されており
、このドレインは接地端子に、ソースは基板電圧Ｖ Ｓ
ＯＢ端子に接続されている。
れ、その出力端にはＰチャネルトランジスタＴＰ４のゲ
ートが接続されている。またノードＮ４には、Ｐチャネ
ルトランジスタＴＰ３のゲートとが接続されている。モ
してＰチャネルトランジスタＴＰ３のドレインにはＮチ
ャネルトランジスタＴＮ２のドレインか、Ｐチャネルト
ランジスタＴＰ４のドレインにはＮチャネルトランジス
タＴＮ３のドレインが接続されている。このＮチャネル
トランジスタＴＮ２及びＴＮ３は、ゲートがクロスカッ
プル接続されており、それぞれのソースは基板電圧Ｖ
ＳＵＢ端子に接続されている。Ｎチャネルトランジスタ
ＴＮ２のドレインが接続されているノードＮ６には、Ｎ
チャネルトランジスタＴＮ４のゲートが接続されており
、このドレインは接地端子に、ソースは基板電圧Ｖ Ｓ
ＯＢ端子に接続されている。
このような構成を有した本発明の半導体回路装置の動作
について、各電圧波形を示した第２図を用いて説明する
。基板電圧検知回路１のノードＮ１の電位ＶＮＩは、Ｐ
チャネルトランジスタＴＰＩの抵抗と、Ｎチャネルトラ
ンジスタＴＮＩ及びＰチャネルトランジスタＴＰ２の抵
抗の和との分圧比で決定される。基板電圧Ｖ ５ＩＪＢ
が、電源変動によりＶＳＩＪＢＩからＶＳＵＢＩＤへ降
下すると、第２図のようにノードＮ１の電位ＶＮＩも下
がる。基板電圧Ｖ ＳＵＢが大きく降下すると、第２図
の領域（ｉｉ）のように、電位ＶＮＩはインバータＩＮ
ＶＩの閾値電圧ｖｔｈｔよりも低くなり、出力端である
ノードＮ３の電位ＶＮ３はハイレベルとなる。このため
、基板検知回路１の出力端であるノードＮ４の電位ＶＮ
４は、基板電圧Ｖ ＳＵＢが大きく降下したことを示す
ロウレベルの信号が出力される。
について、各電圧波形を示した第２図を用いて説明する
。基板電圧検知回路１のノードＮ１の電位ＶＮＩは、Ｐ
チャネルトランジスタＴＰＩの抵抗と、Ｎチャネルトラ
ンジスタＴＮＩ及びＰチャネルトランジスタＴＰ２の抵
抗の和との分圧比で決定される。基板電圧Ｖ ５ＩＪＢ
が、電源変動によりＶＳＩＪＢＩからＶＳＵＢＩＤへ降
下すると、第２図のようにノードＮ１の電位ＶＮＩも下
がる。基板電圧Ｖ ＳＵＢが大きく降下すると、第２図
の領域（ｉｉ）のように、電位ＶＮＩはインバータＩＮ
ＶＩの閾値電圧ｖｔｈｔよりも低くなり、出力端である
ノードＮ３の電位ＶＮ３はハイレベルとなる。このため
、基板検知回路１の出力端であるノードＮ４の電位ＶＮ
４は、基板電圧Ｖ ＳＵＢが大きく降下したことを示す
ロウレベルの信号が出力される。
ここでインバータＩＮＶＩとＩＮＶ２とで遅延回路を構
成し、検知した基板電圧を示す信号を遅延させて出力す
ることで、ハンチングの発生を防止している。
成し、検知した基板電圧を示す信号を遅延させて出力す
ることで、ハンチングの発生を防止している。
このロウレベルの信号が基板インピーダンス調節回路２
に入力されると、ＰチャネルトランジスタＴＰ３はオン
し、インバータＩＮＶ３を経てノードＮ５よりハイレベ
ルの信号をゲートに入力されたＰチャネルトランジスタ
ＴＰ４はオフする。
に入力されると、ＰチャネルトランジスタＴＰ３はオン
し、インバータＩＮＶ３を経てノードＮ５よりハイレベ
ルの信号をゲートに入力されたＰチャネルトランジスタ
ＴＰ４はオフする。
これにより、ノードＮ６はハイレベルの電位ＶＣＣに、
ノードＮ７はロウレベルの電位Ｖ ＳＵＢになる。
ノードＮ７はロウレベルの電位Ｖ ＳＵＢになる。
この結果、ＮチャネルトランジスタＴＮ４がオンし、基
板電圧Ｖ ＳＵＢとこの電位よりも高い、ここでは接地
電位ＶＳＳとの間で貫通経路が生し、基板インピーダン
スか低下する。これにより基板電圧Ｖ ＳＯＢは、低下
した後安定した電源電圧Ｖｃｃ２に対応した電圧Ｖ ５
ＵＢ２へ向けて急速に上昇する。
板電圧Ｖ ＳＵＢとこの電位よりも高い、ここでは接地
電位ＶＳＳとの間で貫通経路が生し、基板インピーダン
スか低下する。これにより基板電圧Ｖ ＳＯＢは、低下
した後安定した電源電圧Ｖｃｃ２に対応した電圧Ｖ ５
ＵＢ２へ向けて急速に上昇する。
そして、基板電圧の上昇に伴って基板電圧検知回路１の
ノードＮ１の電位ＶＮＩも上昇し、インバータＩＮＶＩ
の閾値電圧Ｖ ｔｈｌを超えるとく第２図の領域（ｉ）
） 、ノードＮ３の電位ＶＮ３はロウレベルになり、イ
ンバータＩＮＶ２の出力端であるノードＮ４からは、基
板電圧か十分に上昇したことを示すハイレベルの信号か
出力される。基板インピーダンス調節回路２にはこの信
号を入力されてＰチャネルトランジスタＴＰ３はオフし
、ノードＮ６はロウレベルの電位Ｖｃｃに、ノードＮ７
はハイレベルの電位ＶＣＣになり、Ｎチャネルトランジ
スタＴＮ４はオフ状態となる。これにより、基板電圧Ｖ
ＳＵＢ端子と接地電位ｖＳＳ端子との間の貫通経路か
遮断されて基板インピーダンスは高くなり、電力の無駄
な消費が防止される。
ノードＮ１の電位ＶＮＩも上昇し、インバータＩＮＶＩ
の閾値電圧Ｖ ｔｈｌを超えるとく第２図の領域（ｉ）
） 、ノードＮ３の電位ＶＮ３はロウレベルになり、イ
ンバータＩＮＶ２の出力端であるノードＮ４からは、基
板電圧か十分に上昇したことを示すハイレベルの信号か
出力される。基板インピーダンス調節回路２にはこの信
号を入力されてＰチャネルトランジスタＴＰ３はオフし
、ノードＮ６はロウレベルの電位Ｖｃｃに、ノードＮ７
はハイレベルの電位ＶＣＣになり、Ｎチャネルトランジ
スタＴＮ４はオフ状態となる。これにより、基板電圧Ｖ
ＳＵＢ端子と接地電位ｖＳＳ端子との間の貫通経路か
遮断されて基板インピーダンスは高くなり、電力の無駄
な消費が防止される。
このように、基板電圧が電源変動により大きく降下した
場合に、基板電圧とこの電圧よりも裔い例えば接地電圧
との間に貫通経路を形成することで、電源電圧に応じた
しかるべきレベルまで高速度で復帰させることができる
ため、基板に形成された回路の動作が安定化される。そ
して、電源電圧が所定のレベルまで復帰した後は、貫通
経路を遮断することによって、電力の消費量を低減させ
ることができる。
場合に、基板電圧とこの電圧よりも裔い例えば接地電圧
との間に貫通経路を形成することで、電源電圧に応じた
しかるべきレベルまで高速度で復帰させることができる
ため、基板に形成された回路の動作が安定化される。そ
して、電源電圧が所定のレベルまで復帰した後は、貫通
経路を遮断することによって、電力の消費量を低減させ
ることができる。
ここで、基板電圧Ｖ ＳＵＢ端子と接地電位ｖＳＳ端子
との間の貫通経路がオン・オフするタイミングは、基板
電圧検知回路１のＰチャネルトランジスタＴＰＩの抵抗
と、ＮチャネルトランジスタＴＮ１及びＰチャネルトラ
ンジスタＴＰ２の抵抗の比率、あるいはインバータＩＮ
ＶＩの閾値電圧を変えることで、容易に制御することが
可能である。
との間の貫通経路がオン・オフするタイミングは、基板
電圧検知回路１のＰチャネルトランジスタＴＰＩの抵抗
と、ＮチャネルトランジスタＴＮ１及びＰチャネルトラ
ンジスタＴＰ２の抵抗の比率、あるいはインバータＩＮ
ＶＩの閾値電圧を変えることで、容易に制御することが
可能である。
次に、他の実施例の回路構成を第３図に示す。
二の実施例は、基板バイアス発生回路６が基板バイアス
を制御するために必要な基板電圧検知手段を、基板電圧
検知回路３の内部に共有させている点に特徴がある。こ
の手段により基板バイアス発生回路６が出力した基板電
圧か検知され、基板バイアス発生回路６はこの検知され
た基板電圧が所定レベルより下がると基板バイアスを生
成する動作を停止する。そして基板電圧があるレベルま
で上昇すると再び動作し、基板バイアスを発生させる。
を制御するために必要な基板電圧検知手段を、基板電圧
検知回路３の内部に共有させている点に特徴がある。こ
の手段により基板バイアス発生回路６が出力した基板電
圧か検知され、基板バイアス発生回路６はこの検知され
た基板電圧が所定レベルより下がると基板バイアスを生
成する動作を停止する。そして基板電圧があるレベルま
で上昇すると再び動作し、基板バイアスを発生させる。
基板電圧検知回路３において、ゲートが接地され、ソー
スが電源電圧ｖＣＣに接続されたＰチャネルトランジス
タＴＰＩＩのドレインが接続されたノードＴＮ１１から
、ＮチャネルトランジスタＴＮＩＩ、Ｐチャネルトラン
ジスタＴＰ１２及びＮチャネルトランジスタＴＮ１２の
抵抗との分圧比に応じた電圧ＶＮＩＩ レベルの信号が
出力される。
スが電源電圧ｖＣＣに接続されたＰチャネルトランジス
タＴＰＩＩのドレインが接続されたノードＴＮ１１から
、ＮチャネルトランジスタＴＮＩＩ、Ｐチャネルトラン
ジスタＴＰ１２及びＮチャネルトランジスタＴＮ１２の
抵抗との分圧比に応じた電圧ＶＮＩＩ レベルの信号が
出力される。
この信号が、ハンチング防止のため遅延回路４によって
遅延された後、基板バイアス電圧発生回路６に人力され
て、基板電圧が制御される。モしてＰチャネルトランジ
スタＴＰＩＩとＮチャネルトランジスタＴＮＩＩの抵抗
と、ＮチャネルトランジスタＴＮ１２とＰチャネルトラ
ンジスタＴＰ１２抵抗との分圧比に応じた電圧レベルの
信号がノードＮ１２から出力され、遅延回路５で遅延さ
れた後基板インピーダンス調節回路７に入力される。こ
れにより、上述の実施例と同様に基板電圧Ｖ ＳＵＢ端
子と接地電位■ＳＳ端子との間の貫通経路のオン・オフ
が制御される。
遅延された後、基板バイアス電圧発生回路６に人力され
て、基板電圧が制御される。モしてＰチャネルトランジ
スタＴＰＩＩとＮチャネルトランジスタＴＮＩＩの抵抗
と、ＮチャネルトランジスタＴＮ１２とＰチャネルトラ
ンジスタＴＰ１２抵抗との分圧比に応じた電圧レベルの
信号がノードＮ１２から出力され、遅延回路５で遅延さ
れた後基板インピーダンス調節回路７に入力される。こ
れにより、上述の実施例と同様に基板電圧Ｖ ＳＵＢ端
子と接地電位■ＳＳ端子との間の貫通経路のオン・オフ
が制御される。
この実施例においても、基板電圧が大きく降下すると基
板電圧と接地電圧との間に貫通経路を形成し、所定レベ
ルまで高速に復帰させて回路動作を安定化させ、復帰後
は貫通経路を遮断して電力の消費量を低減させる。また
基板バイアスを検知して基板バイアス発生回路に出力す
る手段を共有することで、小型化を図ることができる。
板電圧と接地電圧との間に貫通経路を形成し、所定レベ
ルまで高速に復帰させて回路動作を安定化させ、復帰後
は貫通経路を遮断して電力の消費量を低減させる。また
基板バイアスを検知して基板バイアス発生回路に出力す
る手段を共有することで、小型化を図ることができる。
ここで、基板バイアス発生回路６は、基板電圧が所定レ
ベルの範囲内に収まるように常時基板バイアスの発生を
制御するものであり、基板電圧が電源変動により大きく
降下した場合にのみ作動すべき基板インピーダンス調節
回路７とは、動作を開始する制御設定電圧が異なる。こ
の関係は、基板バイアス発生回路を制御する手段の制御
設定電圧をＶＢとし、基板インピーダンス調節回路の制
御設定電圧をＶＺすると、ＩＶＢＩ＜ＩＶＺＩとする必
要がある。
ベルの範囲内に収まるように常時基板バイアスの発生を
制御するものであり、基板電圧が電源変動により大きく
降下した場合にのみ作動すべき基板インピーダンス調節
回路７とは、動作を開始する制御設定電圧が異なる。こ
の関係は、基板バイアス発生回路を制御する手段の制御
設定電圧をＶＢとし、基板インピーダンス調節回路の制
御設定電圧をＶＺすると、ＩＶＢＩ＜ＩＶＺＩとする必
要がある。
上述した実施例はいずれも一例であって、本発明を限定
するものではない。例えば基板電圧を検知する回路、及
びその出力に基づいて基板インピーダンスを調節する回
路の構成は第１図によるものと異なっていてもよく、基
板電圧が降下した際に、基板電圧端子とこの電圧よりも
高い電圧端子との間で貫通経路を形成し得るものであれ
ばよい。
するものではない。例えば基板電圧を検知する回路、及
びその出力に基づいて基板インピーダンスを調節する回
路の構成は第１図によるものと異なっていてもよく、基
板電圧が降下した際に、基板電圧端子とこの電圧よりも
高い電圧端子との間で貫通経路を形成し得るものであれ
ばよい。
以上説明したように本発明によれば、基板電圧が電源変
動等によって所定レベルよりも低下すると、基板電圧端
子とこの電圧よりも高い任意の電圧端子との間に貫通経
路が形成され、基板電圧が高速度で上昇するため所定の
レベルまで迅速に到達し、基板電圧の影響を受ける基板
上の各素子は安定して動作することができる。そして基
板電圧か所定のレベルに到達すると、この貫通経路は遮
断されて無駄な電力の消費か防止される。
動等によって所定レベルよりも低下すると、基板電圧端
子とこの電圧よりも高い任意の電圧端子との間に貫通経
路が形成され、基板電圧が高速度で上昇するため所定の
レベルまで迅速に到達し、基板電圧の影響を受ける基板
上の各素子は安定して動作することができる。そして基
板電圧か所定のレベルに到達すると、この貫通経路は遮
断されて無駄な電力の消費か防止される。
第１図は本発明の一実施例による半導体回路装置の構成
を示した回路図、第２図は同装置の動作波形を示した説
明図、第３図は本発明の他の実施例による半導体回路装
置の構成を示した回路図、第４図は基板バイアス発生回
路の構成を示した回路図、第５図は同回路の動作特性を
示した説明図、第６図は電源電圧ＶＣＣの変動に対する
基板電圧ＶＳＵＢの変化を示した説明図、第７図は基板
バイアス発生回路の負荷特性を示した説明図、第８図は
基板電圧の変動が限界電圧Ｖｃｃ−Ｉｌｉｎに与える影
響を示した説明図、第９図はバックバイアス効果を示し
た説明図、第１Ｏ図は閾値電圧Ｖ ｔｈｎと限界電圧Ｖ
ｃｃ−ｗｉｎとの関係を示した説明図である。 １．３・−・基板電圧検知回路、２，７・・基板インピ
ーダンス調節回路、４，５・・・遅延回路、６・・・基
板バイアス発生回路。 第１図 第２図 第３図 第５図
を示した回路図、第２図は同装置の動作波形を示した説
明図、第３図は本発明の他の実施例による半導体回路装
置の構成を示した回路図、第４図は基板バイアス発生回
路の構成を示した回路図、第５図は同回路の動作特性を
示した説明図、第６図は電源電圧ＶＣＣの変動に対する
基板電圧ＶＳＵＢの変化を示した説明図、第７図は基板
バイアス発生回路の負荷特性を示した説明図、第８図は
基板電圧の変動が限界電圧Ｖｃｃ−Ｉｌｉｎに与える影
響を示した説明図、第９図はバックバイアス効果を示し
た説明図、第１Ｏ図は閾値電圧Ｖ ｔｈｎと限界電圧Ｖ
ｃｃ−ｗｉｎとの関係を示した説明図である。 １．３・−・基板電圧検知回路、２，７・・基板インピ
ーダンス調節回路、４，５・・・遅延回路、６・・・基
板バイアス発生回路。 第１図 第２図 第３図 第５図
Claims (1)
- 【特許請求の範囲】 １、基板バイアス発生回路が発生した基板バイアスを印
加される基板のインピーダンスを調節する半導体回路装
置において、 前記基板の基板電圧を検知する基板電圧検知回路と、 検知された前記基板電圧が所定レベルよりも低下すると
、前記基板電圧を上昇させるべく、前記基板電圧端子と
この基板電圧よりも高い任意の電圧端子との間に貫通経
路を形成し、前記基板電圧が所定のレベルに達すると前
記貫通経路を遮断することによって前記基板のインピー
ダンスを調節する基板インピーダンス調節回路とを備え
たことを特徴とする半導体回路装置。 ２、前記基板インピーダンス調節回路は、前記基板電圧
端子とこの基板電圧よりも高い任意の電圧端子との間に
ドレインとソースがそれぞれ接続された貫通経路用トラ
ンジスタと、この貫通経路用トランジスタの動作を制御
する制御手段とを有し、 前記制御手段は、前記基板電圧検知回路が検知した前記
基板電圧が所定のレベルよりも低下すると前記貫通経路
用トランジスタを導通させ、この基板電圧が所定のレベ
ルに達すると前記貫通経路用トランジスタを非導通状態
にするものであることを特徴とする請求項１記載の半導
体回路装置。 ３、前記基板電圧検知回路は、検知した前記基板電圧に
応じたレベルの信号に変換する手段と、変換された前記
信号を遅延させて出力する遅延手段とを有し、 前記基板インピーダンス調節回路は、基板電圧端子を共
通とする一対のＮチャネルトランジスタから成るフリッ
プフロップと、前記基板電圧検知回路より出力された前
記信号に基づいて前記フリップフロップの状態を変える
一対のＰチャネルトランジスタと、前記基板電圧端子と
この基板電圧よりも高い任意の電圧端子との間にドレイ
ンとソースが接続され、前記フリップフロップの出力を
ゲートに与えられて動作を制御される貫通経路用トラン
ジスタとを備えたことを特徴とする請求項１記載の半導
体回路装置。 ４、前記基板電圧検知回路は、前記基板電圧に対応した
レベルの信号を前記基板バイアス発生回路に出力するバ
イアス制御用信号出力手段をさらに備えており、 前記基板インピーダンス調節回路は、前記貫通経路を形
成する際の基板電圧の絶対値が、前記基板バイアス発生
回路が基板バイアスを制御する際の制御設定電圧の絶対
値よりも高く設定されていることを特徴とする請求項１
記載の半導体回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102137A JP2585450B2 (ja) | 1990-04-18 | 1990-04-18 | 半導体回路装置 |
| US07/687,188 US5270583A (en) | 1990-04-18 | 1991-04-18 | Impedance control circuit for a semiconductor substrate |
| KR1019910006203A KR950010047B1 (ko) | 1990-04-18 | 1991-04-18 | 반도체기판용 임피던스제어회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102137A JP2585450B2 (ja) | 1990-04-18 | 1990-04-18 | 半導体回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04753A true JPH04753A (ja) | 1992-01-06 |
| JP2585450B2 JP2585450B2 (ja) | 1997-02-26 |
Family
ID=14319380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102137A Expired - Lifetime JP2585450B2 (ja) | 1990-04-18 | 1990-04-18 | 半導体回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5270583A (ja) |
| JP (1) | JP2585450B2 (ja) |
| KR (1) | KR950010047B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005434A (en) * | 1995-03-31 | 1999-12-21 | Mitsubishi Denki Kabushiki Kaisha | Substrate potential generation circuit that can suppress variation of output voltage with respect to change in external power supply voltage and environment temperature |
| US6985023B2 (en) | 2003-01-31 | 2006-01-10 | Kabushiki Kaisha Toshiba | Selective switching of a transistor's back gate potential |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3626521B2 (ja) * | 1994-02-28 | 2005-03-09 | 三菱電機株式会社 | 基準電位発生回路、電位検出回路および半導体集積回路装置 |
| JPH08274612A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体装置 |
| JP3597281B2 (ja) * | 1995-11-28 | 2004-12-02 | 株式会社ルネサステクノロジ | 電位検出回路及び半導体集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119755A (ja) * | 1982-12-25 | 1984-07-11 | Toshiba Corp | Ｍｏｓ形集積回路 |
| JPS62134257U (ja) * | 1986-02-17 | 1987-08-24 | ||
| JPH0262071A (ja) * | 1988-08-26 | 1990-03-01 | Mitsubishi Electric Corp | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4438346A (en) * | 1981-10-15 | 1984-03-20 | Advanced Micro Devices, Inc. | Regulated substrate bias generator for random access memory |
| US4571505A (en) * | 1983-11-16 | 1986-02-18 | Inmos Corporation | Method and apparatus of reducing latch-up susceptibility in CMOS integrated circuits |
| US4670668A (en) * | 1985-05-09 | 1987-06-02 | Advanced Micro Devices, Inc. | Substrate bias generator with power supply control means to sequence application of bias and power to prevent CMOS SCR latch-up |
| JP2592234B2 (ja) * | 1985-08-16 | 1997-03-19 | 富士通株式会社 | 半導体装置 |
| US4794278A (en) * | 1987-12-30 | 1988-12-27 | Intel Corporation | Stable substrate bias generator for MOS circuits |
| US5003197A (en) * | 1989-01-19 | 1991-03-26 | Xicor, Inc. | Substrate bias voltage generating and regulating apparatus |
| JPH0783254B2 (ja) * | 1989-03-22 | 1995-09-06 | 株式会社東芝 | 半導体集積回路 |
-
1990
- 1990-04-18 JP JP2102137A patent/JP2585450B2/ja not_active Expired - Lifetime
-
1991
- 1991-04-18 US US07/687,188 patent/US5270583A/en not_active Expired - Lifetime
- 1991-04-18 KR KR1019910006203A patent/KR950010047B1/ko not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119755A (ja) * | 1982-12-25 | 1984-07-11 | Toshiba Corp | Ｍｏｓ形集積回路 |
| JPS62134257U (ja) * | 1986-02-17 | 1987-08-24 | ||
| JPH0262071A (ja) * | 1988-08-26 | 1990-03-01 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005434A (en) * | 1995-03-31 | 1999-12-21 | Mitsubishi Denki Kabushiki Kaisha | Substrate potential generation circuit that can suppress variation of output voltage with respect to change in external power supply voltage and environment temperature |
| US6985023B2 (en) | 2003-01-31 | 2006-01-10 | Kabushiki Kaisha Toshiba | Selective switching of a transistor's back gate potential |
Also Published As
| Publication number | Publication date |
|---|---|
| US5270583A (en) | 1993-12-14 |
| JP2585450B2 (ja) | 1997-02-26 |
| KR950010047B1 (ko) | 1995-09-06 |
| KR910019333A (ko) | 1991-11-30 |
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