JPH0476185U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案によるインバータ駆動回路の一
実施例を示す回路図、第２図乃至第４図は第１図
の動作波形図、第５図は本出願人による既出願の
インバータ駆動回路の回路図、第６図乃至第８図
は第５図の動作波形図である。 １……直流電源、２……トランス、３……１次
巻線センタータツプ、４，７……１次巻線、５…
…第１ＦＥＴ、８……第２ＦＥＴ、１０……スイ
ツチング制御回路、１１……コンデンサ、１８…
…２次巻線、３０，３１，３３……抵抗、３２…
…ダイオード、３４……第３ＦＥＴ、３５……第
４ＦＥＴ、３６……補助巻線。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) 電源、トランスの１次巻線センタータツプ
   を介した一方の１次巻線、及び第１のスイツチン
   グ素子からなる第１の閉回路と、電源、トランス
   の１次巻線センタータツプを介した他方の１次巻
   線、及び第２のスイツチング素子からなる第２の
   閉回路と、前記第１、第２のスイツチング素子を
   交互にオン、オフし、かつデユーテイ比を制御す
   るスイツチング制御回路と、前記第１、第２の閉
   回路のいずれか一方に挿入されたコンデンサとか
   らなるインバータ駆動回路において、前記スイツ
   チング制御回路と前記第１、第２のスイツチング
   素子との間に、負荷の軽重によつて可変する遅延
   回路を挿入したことを特徴とするインバータ駆動
   回路。 (2) 前記遅延回路は、スイツチング制御回路の
   出力端子と第１のスイツチング素子の入力端子間
   に挿入された第１の補助スイツチング素子、及び
   第１のスイツチング素子の入力端子に、前記第１
   の補助スイツチング素子とそれぞれ並列に接続さ
   れた、前記トランスに設けられた補助巻線・抵抗
   からなる電圧供給回路とコンデンサ、並びに、ス
   イツチング制御回路の出力端子と第２のスイツチ
   ング素子の入力端子間に並列に挿入された抵抗と
   ダイオード、及び第２のスイツチング素子の入力
   端子に、入力側閉回路構成素子と並列に挿入され
   たコンデンサと、該コンデンサと並列に接続され
   た、前記トランスに設けられた補助巻線・他の抵
   抗・第２の補助スイツチング素子で構成された補
   助スイツチング回路からなることを特徴とする請
   求項１記載のインバータ駆動回路。