JPH0476532B2 - - Google Patents
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- JPH0476532B2 JPH0476532B2 JP60270533A JP27053385A JPH0476532B2 JP H0476532 B2 JPH0476532 B2 JP H0476532B2 JP 60270533 A JP60270533 A JP 60270533A JP 27053385 A JP27053385 A JP 27053385A JP H0476532 B2 JPH0476532 B2 JP H0476532B2
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産業上の利用分野
本発明は、パルス幅変調出力装置に関するもの
である。 従来の技術 近年、マイクロコンピユータはLSI技術の進歩
により高集積化が進み、DMA、タイマ／カウン
タ、シリアルインターフエース、ポート、Ａ／Ｄ
変換器などの周辺ハードウエアがワンチツプに搭
載されるようになつた。その中でも、パルス入出
力装置を備えたものは、VTR、ビデオデイスク、
CD等の民生分野およびプリンタ、プロツタ、フ
ロツピーデイスクなどのOA分野の双方におい
て、モータなどを制御する為のものとして不可欠
なものである。特にパルス出力装置は、モータ等
の外部機器の制御を行なう上で非常に重要であ
り、多くの外部機器を同時に制御する場合には、
パルス出力を多チヤネル備える必要性も生じてく
る。 一般に、このようなパルス出力装置としては、
パルス幅を制御するためのレジスタ（Pulse
Width Modulationレジスタ、以下“PWMレジ
スタ”と略す）およびダウンカウンタから構成さ
れるパルス幅変調出力装置（以下“PWM出力装
置”と略す）が用いられている。 第５図は従来のPWM出力装置を示す。図にお
いて、PWM出力装置２０は、PWM部２１を基
本構成とし、該PWM部２１と同様な構成のもの
を３個有することで、４種類の独立したPWM出
力機能を有する。 このPWM出力装置２０に含まれる４つの第
1PWMレジスタ７０１〜７０４は、出力パルス
のハイレベル期間を指定するものである。また、
他の４つの第2PWMレジスタ７１１〜７１４は
出力パルスのロウレベル期間を指定するためのも
のである。 ４つのダウンカウンタ８０１〜８０４は、これ
らPWMレジスタ７０１〜７０４および７１１〜
７１４の値をプリセツト後に、クロツク８１１〜
８１４に応じて減算計数する。これら４つのカウ
ンタ８０１〜８０４のボロー線８５１〜８５４は
４つのＴフリツプフロツプ５１１〜５５４に接続
されている。 クロツク５６０に応動するＴフリツプフロツプ
５５１〜５５４の出力端にはPWM出力端子６０
１〜６０４が接続されている。 PWMレジスタ７０１〜７０４および７１１〜
７１４は周辺バス９００を介して他の制御装置
（図示せず）に接続されている。 このように構成されたPWM出力装置２０のう
ち１つのPWM部２１の動作を以下に説明する
が、他の３つのPWM部も同様な動作をする。 先ず、ダウンカウンタ８０１は、他の制御装置
から周辺バスを介して第1PWMレジスタ７０１
と第2PWMレジスタ７１１にセツトされた値を
交互に減算計数する。すなわち、ダウンカウンタ
８０１は、第2PWMレジスタ７１１の値を減算
計数してアンダーフローが発生すると、第
1PWMレジスタ７０１の値をプリセツトし、ボ
ロー線８５１をアクテイブ（活性）とし、Ｔフリ
ツプフロツプ５５１をセツトする。 次にダウンカウンタ８０１が第1PWMレジス
タ７０１の値を減算計数し、アンダーフローが発
生すると、ボロー線８５１がアクテイブとなつて
Ｔフリツプフロツプ５５１をリセツトする。それ
と共に、ダウンカウンタ８０１は第2PWMレジ
スタ７１１の値をプリセツトして減算計数する。 このような動作によつて、ダウンカウンタ８０
１が第1PWMレジスタ７０１の値と第2PWMレ
ジスタ７１１の値とを交互に減算計数すること
で、PWM２１はPWM出力端子６０１から連続
的なパルス信号を出力する。この出力されるパル
ス信号の繰り返し周期は、第1PWMレジスタ７
０１の値と第2PWMレジスタ７１１の値との和
で決まる。また、パルス信号のハイレベル期間は
第1PWMレジスタ７０１の値で決まる。 PWM部２１から出力されるパルス信号の周期
に対するハイレベル期間の割り合い（デユーテイ
レシオ）を変える場合には、他の制御装置から周
辺バス９００を介して第１および第2PWMレジ
スタ７０１および７１１のセツト値を変更する。
この変更された両レジスタ７０１および７１１の
値をダウンカウンタ８０１にプリセツトするタイ
ミングに応じて、デユーテイレシオが変化するこ
ととなる。 従つて、４つのPWM出力端子６０１〜６０４
のそれぞれからパルス幅変調されたパルス信号が
出力されることとなる。 発明が解決しようとする問題点 しかしながら、このような従来のPWM出力装
置にあつては、１つのPWM出力端子に対して１
つのダウンカウンタおよび２つのPWMレジスタ
を必要としている。それに因り、装置構成が大き
くなり、特に多数のPWM出力端子を有する場合
には装置構成が極めて大型化すると共に高価なも
のとなつてしまうといつた問題点があつた。 本発明は、このような点に鑑みて為されたもの
であり、簡易な構成によるパルス幅制御出力装置
を提供することを目的としている。 問題点を解決するための手段 本発明によるパルス幅変調出力装置は、 所定のカウントクロツクを計数するフリーラン
ニングカウンタと、 該フリーランニングカウンタに接続されて該フ
リーランニングカウンタの値を伝達するための比
較信号線と、 パルス幅変調情報を保持する第１記憶手段と、 タイミング制御部と、 該タイミング制御部の制御によつて、前記第１
記憶手段から転送される前記パルス幅変調情報を
保持するデータ保持部と、該データ保持部に保持
される値と前記比較信号線上の値が一致した場合
には、前記タイミング制御部が出力する比較タイ
ミング信号に応じて一致検知信号を出力する比較
機能とを有する第２記憶手段と、 前記フリーランニングカウンタのオーバーフロ
ー信号に応答して出力パルスを第１の理論値に
し、前記第２記憶手段が発生する前記一致検知信
号に応答して出力パルスを第２の論理値にして、
出力パルスの論理値を反転制御してパルス出力信
号を発生する出力制御部と、 を有して構成されていることを特徴とする。 作 用 以上の構成のパルス幅制御出力装置において
は、フリーランニングカウンタを所定のカウント
クロツクを計数して、その計数状態を表わす情報
を出力すると共に、オーバーフローした場合には
オーバーフロー信号を発生する。 第１記憶手段から第２記憶手段へのパルス幅変
調情報の転送は、タイミング制御部によつて制御
される。 フリーランニングカウンタからの計数状態情報
とパルス幅変調情報とが第２記憶手段によつて比
較され、両情報で一定の関係が成立すれば検知信
号が発生される。 この検知信号およびオーバーフロー信号に応じ
て、出力制御部はパルス幅を制御してパルス出力
信号を発生するようになつている。 実施例 以下図面を参照して本発明実施例を詳述する。 第１図に本発明の一実施例を示す。ここでは、
８ビツトのパルス幅変調出力装置とする。 −１ 全体構成 第１図において、RAM部100は、他の制御
装置（図示せず）からパルス幅のデータを受け
取る為に周辺バス９００に接続されている。更
に、RAM部は１００は、そのバス９００を介
して送られて記憶しているデータと後述するカ
ウントとの一致を検出できる連想メモリ（以
下、“CAM”と記す）部200へデータを転送す
るためにPWMバス２７０によつて接続されて
いる。 所定のカウントクロツク４０２をカウントす
るフリーランニングカウンタ（以下FRCと称
する）４００の計数値を保持するラツチ４１０
は、比較データバス２８０を介してCAM部200
に接続されている。 CAM部２００を形成する４つのCAM２０１
〜２０４のそれぞれは、４つの一致信号線２１
１〜２１４によつて、Ｒ−Ｓフリツフフロツプ
（以下Ｒ−Ｓ−FFと記す）部500の４つのＲ−
Ｓ−FF５０１〜５０４のそれぞれに接続され
ている。 タイミング制御部４５０からの４つのタイミ
ング制御信号線は、RAM１００を形成する４
つのRAM１０１〜１０４のそれぞれおよび
CAM部２００の４つのCAM２０１〜２０４の
それぞれに共通に接続されている。 また、FRC４００のオーバーフロー信号線
４０１は、タイミング制御部４５０およびＲ−
Ｓフリツプフロツプ部５００の４つのフリツプ
フロツプ５０１〜５０４にそれぞれ共通に接続
されている。 ４つのＲ−Ｓ−FF５０１〜５０４の出力端
は４つのPWM出力端子６０１〜６０４に接続
されている。 −２ 構成各部の機能 第１図に示す各部における機能を説明してお
く。 () RAM部100 RAM部100は、CAM200に書き込むデー
タを一時的に保持しておくためのメモリであ
り、４つのRAM１０１〜１０４で成つてい
る。これらに接続された４つのタイミング信
号線４１１〜４１４がアクテイブとなると、
RAM１０１〜１０４の保持データをPWM
バス２７０を介して出力する。 () CAM部200 CAM部200は、２つのデータを比較するた
めのものであり、４つのCAM２０１〜２０
４で成つている。PWMバス２７０を介して
供給されるRAM１００の保持データと、比
較データバス２８０を介して供給されるラツ
チ４１０の保持データとを比較し、一致した
ときに４つの一致信号線２１１〜２１４をア
クテイブにする。 また、４つのタイミング信号線４１１〜４
１４がアクテイブとなると、PWMバス２７
０上のデータをCAM２０１〜２０４に取り
込んで保持する。 () FRC400 FRC400は、所定のカウントクロツク４０
２を計数するものであり、オーバーフローす
るとオーバーフロー信号線４０１をアクテイ
ブとする。 () ラツチ410 ラツチ４１０は、所定のタイミングで
FRC４００の計数値を保持するものであり、
その保持データを常に比較データバス２８０
に出力している。 () タイミング制御部450 タイミング制御部４５０は、オーバーフロ
ー信号線４０１がアクテイブとなると、４つ
のタイミング信号線４１１〜４１４に制御信
号を出力して、RAM１０１〜１０４の保持
値を遂次CAM２０１〜２０４へ転送する。 () Ｒ−Ｓフリツプフロツプ部500 Ｒ−Ｓフリツプフロツプ部は、４つのリセ
ツト優先型のＲ−Ｓ−FF５０１〜５０４で
成つている。各Ｒ−Ｓ−FF５０１〜５０４
で成つている。各Ｒ−Ｓ−FFは、４つの
CAM２０１〜２０４の一致信号線２１１〜
２１４のそれぞれが所定のタイミングでアク
テイブであればリセツトされる。また、該一
致信号線２１１〜２１４のそれぞれが所定の
タイミングで“インアクテイブ”であり、
FRC４００からのオーバーフロー信号線４
０１がアクテイブであればセツトされるよう
になつている。 第２図は、４つのCAM２０１〜２０４の１ビ
ツト分のCAMセル２１０であり、ここで、デー
タ保持部２２０、比較部２３０、書き込みゲート
２６０、一致信号線２１１、データライン２７
１、比較ライン２８１、書き込み信号線２６１、
サンプル信号線２５１を有しており、一致信号線
２１１は、プリチヤージゲート２４０およびプリ
チヤージ信号線２４１を有する。 (a) データライン２７１および比較ライン２８１ データライン２７１は、正論理のデータライ
ン（以下“Ｑライン”と記す）２７２と負論理
のデータライン（以下“ラインと記す）２７
３から成る。また、比較ライン２８１も同様
に、正論理の比較ライン（以下“CQライン”
と記す）２８２と負論理の比較ライン（以下
“CQライン”と記す）２８３から成る。 (b) データ保持部220 データ保持部２２０は、書き込み信号線２６
１がアクテイブになると、書き込みゲート２６
０を開いてＱライン２７２上のデータおよび
ライン２７３上のデータを内部に取り込み保持
する。 (c) 比較部２３０ 比較部２３０は、４つの比較ゲート２３１〜
２３４およびサンプルゲート２５０で成る。デ
ータ保持部２２０と比較ライン２８１との一致
を検出するには、先ずプリチヤージ信号線２４
１をアクテイブとしてプリチヤージゲート２４
０を開くことにより一致信号線２１１をプリチ
ヤージする。しかる後、サンプルゲート２５０
を開く。CQライン２８２と負論理保持ライン
２２３とが共に“１”か、あるいはCQライン
２８３と正論理保持ライン２２２とが共に
“１”のときは、つまり比較ライン２８１とデ
ータ保持部２２０との値が一致しないときに
は、一致信号線２１１の信号レベルが“０”と
なる。 また、比較ライン２８１とデータ保持部２２
０の値が一致しているときにサンプルゲート２
５０を開くと、一致信号線２１１の信号レベル
は“１”のまま保持される。 このようにしてプリチヤージ動作およびサン
プリング動作を行うことにより、CAMセル２
１０と比較データバス２８０の一致を検出する
ことができる。 このようなCAMセル２１０を一致信号線２
１１に８個並列接続することでCAM２０１を
形成すると、これら８個のCAMセル全てが比
較データバス２８０と一致したときにプリチヤ
ージおよびサンプルすると、一致信号線２１１
がアクテイブとなる。更に、データライン２７
１および比較ライン２８１に、同様の構成のも
のを４個並列に接続して、４つのCAM２０１
〜２０４を構成する。 全体動作 次に上述した構成の全体動作を説明する。こ
こで、PWM出力装置１０の基本タイミングは
カウントクロツク４０２のレベル遷移毎の時点
に基づいている。１クロツク期間でなる期間
T1〜T4の繰り返し動作を行うようになつてい
る。 −１ RAM部100からCAM部200への転送
FRC４００は、第３図イに示すカウントクロ
ツク４０２に基づいて、同図に示す時点t1に同
期してインクリメント動作を行う（第３図ロ参
照）。また、ラツチ４１０は、時点t2に同期し
てFRC４００の計数値をラツチする第３図ハ
参照）。FRC４００が計数を行い、オーバーフ
ローすると、オーバーフロー信号線４０１をア
クテイブとする（第３図ニ参照）。このアクテ
イブ状態は時点t1から次の周期の時点t1まで続
き、その間の時点t1〜t8を時点ta〜thと定義す
る。この時点taに同期してタイミング制御部４
５０が、タイミング制御信号線４１１を期間
T1に亘つてアクテイブとする（第３図ヘ参
照）。このようにしてタイミング制御信号線４
１１がアクテイブとなることにより、RAM部
１００のRAM１０１はその保持データを
PWMバス２７０に出力する（第３図ホ参照）。 次いで時点tbに同期して、CAM部２００の
CAM２０１はPWMバス２７０上のRAM１０
１の値を取り込んで保持する（第３図ト参照）。 以下同様にして、タイミング制御部４５０
は、他のタイミング制御信号線４１２，４１３
および４１４を順次期間T2，T3およびT4にそ
れぞれアクテイブとして（第３図リ，ヲおよび
ヨ参照）、RAM１０２，１０３および１０４
の保持値をPWMバース２７０上に出力する
（第３図ホ参照）。また、時点td、tfおよびthの
タイミングに同期して、RAM１０２，１０３
および１０４の保持値がCAM２０２，２０３
および２０４に書き込まれて保持される（第３
図ヌ，ワおよびタ参照）。 このような動作によつて、CAM２０１〜２
０４に出力パルスのハイレベル幅の情報が設定
される。 −２ データの比較 次に、CAM２０１〜２０４とラツチ４１０
との両データの比較動作を説明する。 CAM２０１は時点t2に同期して一致信号線
２１１をプリチヤージする（第３図チ参照）。
続く時点t3に同期してサンプル動作を行うこと
により、CAM２０１の全CAMセルとラツチ４
１０の全ビツトとが一致したときに、一致信号
線２１１が“１”となる。これによつて、
CAM２０１とラツチ４１０との一致が検出さ
れる。 以下同様にして、時点t4でプリチヤージし、
時点t5でサンプルすることによりCAM２０２
の一致検出がなされる（第３図ル参照）。また、
時点t6、t7でCAM２０３の一致検出、時点t6、
t1でCAM２０４の一致検出が行われる（第３
図カ，レ参照）。 −３ パルス幅変化動作 次ぎに、出力パルス幅の可変動作を説明する。
Ｒ−Ｓ−FF５０１、時点t4において、CAM２０
１の一致信号線２１１がアクテイブであるとリセ
ツトされ、また、時点t4でCAM２０１の一致信
号線２１１がインアクテイブであり且つFRC４
００のオーバーフロー信号線４０１がアクテイブ
なときにセツトされる。 例えばCAM２０１にデータ０１Ｈを設定した
とき、時点t4でFRC400のオーバーフロー信号線
４０１のアクテイブレベルをＲ−Ｓ−FF５０１
は検出してセツト状態となる。そして、次の時点
t4でCAM２０１の一致信号線２１１のアクテイ
ブレベルを検知してリセツト状態となる（第３図
ソ参照）。 このような動作によつて、他に接続された制御
装置がパルス出力ハイレベル幅の長さを設定する
情報データをRAM１０１〜１０４に設定するの
みで、パルス出力のハイレベルをとる幅を用意に
変えることができる。 上述した実施例にあつては、タイミング制御部
４５０がオーバーフロー信号４０１によつて、
RAM１０１〜１０４の保持データをCAM２０
１〜２０４へ転送するタイミングを制御するもの
とした。これに対し、タイミング制御部４５０が
CAM２０１〜２０４の一致信号線２１１〜２１
４のアクテイブによつて、RAM１０１〜１０４
からCAM２０１〜２０４へのデータ転送を制御
するようにしてもよい。その場合のタイミングを
第４図に示して、以下第１図および第４図を参照
して説明する。 タイミング制御部４５０はCAM２０１の一致
信号線２１１がアクテイブであることを検知する
と、期間T1に亘つてタイミング信号線４１１を
アクテイブとする（第４図ヘおよびト参照）。 このようにタイミング信号線４１１がアクテイ
ブとなる期間、RAM１０１はその保持データを
PWMバス２７０に出力する（第４図ニ参照）。
CAM２０１はタイミング信号線４１１がアクテ
イブな期間中の時点tbに同期して、PWMバス２
７０上のRAM１０１の保持値を取り込んで保持
する（第４図ホ参照）。 同様にして、他のCAM２０２，２０３および
２０４の一致信号線２１２，２１３および２１４
がアクテイブとなると、タイミング制御部４５０
が期間T2，T3およびT4のそれぞれに亘つてタイ
ミング信号線４１２，４１３および４１４をアク
テイブとする（第４図ヌ，ワおよびタ参照）。こ
れらタイミング信号線４１２，４１３および４１
４がアクテイブな期間RAM１０２，１０３およ
び１０４はその保持値をPWMバス２７０へ出力
する。そして、CAM２０２，２０３および２０
４がタイミング信号線４１２，４１３および４１
４がアクテイブな期間中の時点td、tfおよびthに
同期して、RAM１０２，１０３および１０４の
保持値を取り込んで保持する。 なお、CAM部２００へのデータ転送動作以外
は前述した場合の動作と同様である。 このように、PWMをRAM、CAMおよびFRC
で構成し、当該FRCのオーバーフローを利用す
ることにより、RAMおよびCAMを増設するだ
けでPWM出力端子を増設できる。 RAMおよびCAMはアレイ構造を採るため、
データカウンタに比して極めて小さいハードウエ
アとなる。また、CAMはデータバスの他に比較
専用のバスを有しているたため、データを比較す
るタイミングが自由度の大きい。従つて、多チヤ
ネルのPWMハードウエアが実現容易である。 発明の効果 以上詳述した如き本発明によれば、装置構成を
大規模とすることなく多チヤネルのパルス幅変調
出力装置を実現することができ、実用に供して極
めて効果が大きい。
である。 従来の技術 近年、マイクロコンピユータはLSI技術の進歩
により高集積化が進み、DMA、タイマ／カウン
タ、シリアルインターフエース、ポート、Ａ／Ｄ
変換器などの周辺ハードウエアがワンチツプに搭
載されるようになつた。その中でも、パルス入出
力装置を備えたものは、VTR、ビデオデイスク、
CD等の民生分野およびプリンタ、プロツタ、フ
ロツピーデイスクなどのOA分野の双方におい
て、モータなどを制御する為のものとして不可欠
なものである。特にパルス出力装置は、モータ等
の外部機器の制御を行なう上で非常に重要であ
り、多くの外部機器を同時に制御する場合には、
パルス出力を多チヤネル備える必要性も生じてく
る。 一般に、このようなパルス出力装置としては、
パルス幅を制御するためのレジスタ（Pulse
Width Modulationレジスタ、以下“PWMレジ
スタ”と略す）およびダウンカウンタから構成さ
れるパルス幅変調出力装置（以下“PWM出力装
置”と略す）が用いられている。 第５図は従来のPWM出力装置を示す。図にお
いて、PWM出力装置２０は、PWM部２１を基
本構成とし、該PWM部２１と同様な構成のもの
を３個有することで、４種類の独立したPWM出
力機能を有する。 このPWM出力装置２０に含まれる４つの第
1PWMレジスタ７０１〜７０４は、出力パルス
のハイレベル期間を指定するものである。また、
他の４つの第2PWMレジスタ７１１〜７１４は
出力パルスのロウレベル期間を指定するためのも
のである。 ４つのダウンカウンタ８０１〜８０４は、これ
らPWMレジスタ７０１〜７０４および７１１〜
７１４の値をプリセツト後に、クロツク８１１〜
８１４に応じて減算計数する。これら４つのカウ
ンタ８０１〜８０４のボロー線８５１〜８５４は
４つのＴフリツプフロツプ５１１〜５５４に接続
されている。 クロツク５６０に応動するＴフリツプフロツプ
５５１〜５５４の出力端にはPWM出力端子６０
１〜６０４が接続されている。 PWMレジスタ７０１〜７０４および７１１〜
７１４は周辺バス９００を介して他の制御装置
（図示せず）に接続されている。 このように構成されたPWM出力装置２０のう
ち１つのPWM部２１の動作を以下に説明する
が、他の３つのPWM部も同様な動作をする。 先ず、ダウンカウンタ８０１は、他の制御装置
から周辺バスを介して第1PWMレジスタ７０１
と第2PWMレジスタ７１１にセツトされた値を
交互に減算計数する。すなわち、ダウンカウンタ
８０１は、第2PWMレジスタ７１１の値を減算
計数してアンダーフローが発生すると、第
1PWMレジスタ７０１の値をプリセツトし、ボ
ロー線８５１をアクテイブ（活性）とし、Ｔフリ
ツプフロツプ５５１をセツトする。 次にダウンカウンタ８０１が第1PWMレジス
タ７０１の値を減算計数し、アンダーフローが発
生すると、ボロー線８５１がアクテイブとなつて
Ｔフリツプフロツプ５５１をリセツトする。それ
と共に、ダウンカウンタ８０１は第2PWMレジ
スタ７１１の値をプリセツトして減算計数する。 このような動作によつて、ダウンカウンタ８０
１が第1PWMレジスタ７０１の値と第2PWMレ
ジスタ７１１の値とを交互に減算計数すること
で、PWM２１はPWM出力端子６０１から連続
的なパルス信号を出力する。この出力されるパル
ス信号の繰り返し周期は、第1PWMレジスタ７
０１の値と第2PWMレジスタ７１１の値との和
で決まる。また、パルス信号のハイレベル期間は
第1PWMレジスタ７０１の値で決まる。 PWM部２１から出力されるパルス信号の周期
に対するハイレベル期間の割り合い（デユーテイ
レシオ）を変える場合には、他の制御装置から周
辺バス９００を介して第１および第2PWMレジ
スタ７０１および７１１のセツト値を変更する。
この変更された両レジスタ７０１および７１１の
値をダウンカウンタ８０１にプリセツトするタイ
ミングに応じて、デユーテイレシオが変化するこ
ととなる。 従つて、４つのPWM出力端子６０１〜６０４
のそれぞれからパルス幅変調されたパルス信号が
出力されることとなる。 発明が解決しようとする問題点 しかしながら、このような従来のPWM出力装
置にあつては、１つのPWM出力端子に対して１
つのダウンカウンタおよび２つのPWMレジスタ
を必要としている。それに因り、装置構成が大き
くなり、特に多数のPWM出力端子を有する場合
には装置構成が極めて大型化すると共に高価なも
のとなつてしまうといつた問題点があつた。 本発明は、このような点に鑑みて為されたもの
であり、簡易な構成によるパルス幅制御出力装置
を提供することを目的としている。 問題点を解決するための手段 本発明によるパルス幅変調出力装置は、 所定のカウントクロツクを計数するフリーラン
ニングカウンタと、 該フリーランニングカウンタに接続されて該フ
リーランニングカウンタの値を伝達するための比
較信号線と、 パルス幅変調情報を保持する第１記憶手段と、 タイミング制御部と、 該タイミング制御部の制御によつて、前記第１
記憶手段から転送される前記パルス幅変調情報を
保持するデータ保持部と、該データ保持部に保持
される値と前記比較信号線上の値が一致した場合
には、前記タイミング制御部が出力する比較タイ
ミング信号に応じて一致検知信号を出力する比較
機能とを有する第２記憶手段と、 前記フリーランニングカウンタのオーバーフロ
ー信号に応答して出力パルスを第１の理論値に
し、前記第２記憶手段が発生する前記一致検知信
号に応答して出力パルスを第２の論理値にして、
出力パルスの論理値を反転制御してパルス出力信
号を発生する出力制御部と、 を有して構成されていることを特徴とする。 作 用 以上の構成のパルス幅制御出力装置において
は、フリーランニングカウンタを所定のカウント
クロツクを計数して、その計数状態を表わす情報
を出力すると共に、オーバーフローした場合には
オーバーフロー信号を発生する。 第１記憶手段から第２記憶手段へのパルス幅変
調情報の転送は、タイミング制御部によつて制御
される。 フリーランニングカウンタからの計数状態情報
とパルス幅変調情報とが第２記憶手段によつて比
較され、両情報で一定の関係が成立すれば検知信
号が発生される。 この検知信号およびオーバーフロー信号に応じ
て、出力制御部はパルス幅を制御してパルス出力
信号を発生するようになつている。 実施例 以下図面を参照して本発明実施例を詳述する。 第１図に本発明の一実施例を示す。ここでは、
８ビツトのパルス幅変調出力装置とする。 −１ 全体構成 第１図において、RAM部100は、他の制御
装置（図示せず）からパルス幅のデータを受け
取る為に周辺バス９００に接続されている。更
に、RAM部は１００は、そのバス９００を介
して送られて記憶しているデータと後述するカ
ウントとの一致を検出できる連想メモリ（以
下、“CAM”と記す）部200へデータを転送す
るためにPWMバス２７０によつて接続されて
いる。 所定のカウントクロツク４０２をカウントす
るフリーランニングカウンタ（以下FRCと称
する）４００の計数値を保持するラツチ４１０
は、比較データバス２８０を介してCAM部200
に接続されている。 CAM部２００を形成する４つのCAM２０１
〜２０４のそれぞれは、４つの一致信号線２１
１〜２１４によつて、Ｒ−Ｓフリツフフロツプ
（以下Ｒ−Ｓ−FFと記す）部500の４つのＲ−
Ｓ−FF５０１〜５０４のそれぞれに接続され
ている。 タイミング制御部４５０からの４つのタイミ
ング制御信号線は、RAM１００を形成する４
つのRAM１０１〜１０４のそれぞれおよび
CAM部２００の４つのCAM２０１〜２０４の
それぞれに共通に接続されている。 また、FRC４００のオーバーフロー信号線
４０１は、タイミング制御部４５０およびＲ−
Ｓフリツプフロツプ部５００の４つのフリツプ
フロツプ５０１〜５０４にそれぞれ共通に接続
されている。 ４つのＲ−Ｓ−FF５０１〜５０４の出力端
は４つのPWM出力端子６０１〜６０４に接続
されている。 −２ 構成各部の機能 第１図に示す各部における機能を説明してお
く。 () RAM部100 RAM部100は、CAM200に書き込むデー
タを一時的に保持しておくためのメモリであ
り、４つのRAM１０１〜１０４で成つてい
る。これらに接続された４つのタイミング信
号線４１１〜４１４がアクテイブとなると、
RAM１０１〜１０４の保持データをPWM
バス２７０を介して出力する。 () CAM部200 CAM部200は、２つのデータを比較するた
めのものであり、４つのCAM２０１〜２０
４で成つている。PWMバス２７０を介して
供給されるRAM１００の保持データと、比
較データバス２８０を介して供給されるラツ
チ４１０の保持データとを比較し、一致した
ときに４つの一致信号線２１１〜２１４をア
クテイブにする。 また、４つのタイミング信号線４１１〜４
１４がアクテイブとなると、PWMバス２７
０上のデータをCAM２０１〜２０４に取り
込んで保持する。 () FRC400 FRC400は、所定のカウントクロツク４０
２を計数するものであり、オーバーフローす
るとオーバーフロー信号線４０１をアクテイ
ブとする。 () ラツチ410 ラツチ４１０は、所定のタイミングで
FRC４００の計数値を保持するものであり、
その保持データを常に比較データバス２８０
に出力している。 () タイミング制御部450 タイミング制御部４５０は、オーバーフロ
ー信号線４０１がアクテイブとなると、４つ
のタイミング信号線４１１〜４１４に制御信
号を出力して、RAM１０１〜１０４の保持
値を遂次CAM２０１〜２０４へ転送する。 () Ｒ−Ｓフリツプフロツプ部500 Ｒ−Ｓフリツプフロツプ部は、４つのリセ
ツト優先型のＲ−Ｓ−FF５０１〜５０４で
成つている。各Ｒ−Ｓ−FF５０１〜５０４
で成つている。各Ｒ−Ｓ−FFは、４つの
CAM２０１〜２０４の一致信号線２１１〜
２１４のそれぞれが所定のタイミングでアク
テイブであればリセツトされる。また、該一
致信号線２１１〜２１４のそれぞれが所定の
タイミングで“インアクテイブ”であり、
FRC４００からのオーバーフロー信号線４
０１がアクテイブであればセツトされるよう
になつている。 第２図は、４つのCAM２０１〜２０４の１ビ
ツト分のCAMセル２１０であり、ここで、デー
タ保持部２２０、比較部２３０、書き込みゲート
２６０、一致信号線２１１、データライン２７
１、比較ライン２８１、書き込み信号線２６１、
サンプル信号線２５１を有しており、一致信号線
２１１は、プリチヤージゲート２４０およびプリ
チヤージ信号線２４１を有する。 (a) データライン２７１および比較ライン２８１ データライン２７１は、正論理のデータライ
ン（以下“Ｑライン”と記す）２７２と負論理
のデータライン（以下“ラインと記す）２７
３から成る。また、比較ライン２８１も同様
に、正論理の比較ライン（以下“CQライン”
と記す）２８２と負論理の比較ライン（以下
“CQライン”と記す）２８３から成る。 (b) データ保持部220 データ保持部２２０は、書き込み信号線２６
１がアクテイブになると、書き込みゲート２６
０を開いてＱライン２７２上のデータおよび
ライン２７３上のデータを内部に取り込み保持
する。 (c) 比較部２３０ 比較部２３０は、４つの比較ゲート２３１〜
２３４およびサンプルゲート２５０で成る。デ
ータ保持部２２０と比較ライン２８１との一致
を検出するには、先ずプリチヤージ信号線２４
１をアクテイブとしてプリチヤージゲート２４
０を開くことにより一致信号線２１１をプリチ
ヤージする。しかる後、サンプルゲート２５０
を開く。CQライン２８２と負論理保持ライン
２２３とが共に“１”か、あるいはCQライン
２８３と正論理保持ライン２２２とが共に
“１”のときは、つまり比較ライン２８１とデ
ータ保持部２２０との値が一致しないときに
は、一致信号線２１１の信号レベルが“０”と
なる。 また、比較ライン２８１とデータ保持部２２
０の値が一致しているときにサンプルゲート２
５０を開くと、一致信号線２１１の信号レベル
は“１”のまま保持される。 このようにしてプリチヤージ動作およびサン
プリング動作を行うことにより、CAMセル２
１０と比較データバス２８０の一致を検出する
ことができる。 このようなCAMセル２１０を一致信号線２
１１に８個並列接続することでCAM２０１を
形成すると、これら８個のCAMセル全てが比
較データバス２８０と一致したときにプリチヤ
ージおよびサンプルすると、一致信号線２１１
がアクテイブとなる。更に、データライン２７
１および比較ライン２８１に、同様の構成のも
のを４個並列に接続して、４つのCAM２０１
〜２０４を構成する。 全体動作 次に上述した構成の全体動作を説明する。こ
こで、PWM出力装置１０の基本タイミングは
カウントクロツク４０２のレベル遷移毎の時点
に基づいている。１クロツク期間でなる期間
T1〜T4の繰り返し動作を行うようになつてい
る。 −１ RAM部100からCAM部200への転送
FRC４００は、第３図イに示すカウントクロ
ツク４０２に基づいて、同図に示す時点t1に同
期してインクリメント動作を行う（第３図ロ参
照）。また、ラツチ４１０は、時点t2に同期し
てFRC４００の計数値をラツチする第３図ハ
参照）。FRC４００が計数を行い、オーバーフ
ローすると、オーバーフロー信号線４０１をア
クテイブとする（第３図ニ参照）。このアクテ
イブ状態は時点t1から次の周期の時点t1まで続
き、その間の時点t1〜t8を時点ta〜thと定義す
る。この時点taに同期してタイミング制御部４
５０が、タイミング制御信号線４１１を期間
T1に亘つてアクテイブとする（第３図ヘ参
照）。このようにしてタイミング制御信号線４
１１がアクテイブとなることにより、RAM部
１００のRAM１０１はその保持データを
PWMバス２７０に出力する（第３図ホ参照）。 次いで時点tbに同期して、CAM部２００の
CAM２０１はPWMバス２７０上のRAM１０
１の値を取り込んで保持する（第３図ト参照）。 以下同様にして、タイミング制御部４５０
は、他のタイミング制御信号線４１２，４１３
および４１４を順次期間T2，T3およびT4にそ
れぞれアクテイブとして（第３図リ，ヲおよび
ヨ参照）、RAM１０２，１０３および１０４
の保持値をPWMバース２７０上に出力する
（第３図ホ参照）。また、時点td、tfおよびthの
タイミングに同期して、RAM１０２，１０３
および１０４の保持値がCAM２０２，２０３
および２０４に書き込まれて保持される（第３
図ヌ，ワおよびタ参照）。 このような動作によつて、CAM２０１〜２
０４に出力パルスのハイレベル幅の情報が設定
される。 −２ データの比較 次に、CAM２０１〜２０４とラツチ４１０
との両データの比較動作を説明する。 CAM２０１は時点t2に同期して一致信号線
２１１をプリチヤージする（第３図チ参照）。
続く時点t3に同期してサンプル動作を行うこと
により、CAM２０１の全CAMセルとラツチ４
１０の全ビツトとが一致したときに、一致信号
線２１１が“１”となる。これによつて、
CAM２０１とラツチ４１０との一致が検出さ
れる。 以下同様にして、時点t4でプリチヤージし、
時点t5でサンプルすることによりCAM２０２
の一致検出がなされる（第３図ル参照）。また、
時点t6、t7でCAM２０３の一致検出、時点t6、
t1でCAM２０４の一致検出が行われる（第３
図カ，レ参照）。 −３ パルス幅変化動作 次ぎに、出力パルス幅の可変動作を説明する。
Ｒ−Ｓ−FF５０１、時点t4において、CAM２０
１の一致信号線２１１がアクテイブであるとリセ
ツトされ、また、時点t4でCAM２０１の一致信
号線２１１がインアクテイブであり且つFRC４
００のオーバーフロー信号線４０１がアクテイブ
なときにセツトされる。 例えばCAM２０１にデータ０１Ｈを設定した
とき、時点t4でFRC400のオーバーフロー信号線
４０１のアクテイブレベルをＲ−Ｓ−FF５０１
は検出してセツト状態となる。そして、次の時点
t4でCAM２０１の一致信号線２１１のアクテイ
ブレベルを検知してリセツト状態となる（第３図
ソ参照）。 このような動作によつて、他に接続された制御
装置がパルス出力ハイレベル幅の長さを設定する
情報データをRAM１０１〜１０４に設定するの
みで、パルス出力のハイレベルをとる幅を用意に
変えることができる。 上述した実施例にあつては、タイミング制御部
４５０がオーバーフロー信号４０１によつて、
RAM１０１〜１０４の保持データをCAM２０
１〜２０４へ転送するタイミングを制御するもの
とした。これに対し、タイミング制御部４５０が
CAM２０１〜２０４の一致信号線２１１〜２１
４のアクテイブによつて、RAM１０１〜１０４
からCAM２０１〜２０４へのデータ転送を制御
するようにしてもよい。その場合のタイミングを
第４図に示して、以下第１図および第４図を参照
して説明する。 タイミング制御部４５０はCAM２０１の一致
信号線２１１がアクテイブであることを検知する
と、期間T1に亘つてタイミング信号線４１１を
アクテイブとする（第４図ヘおよびト参照）。 このようにタイミング信号線４１１がアクテイ
ブとなる期間、RAM１０１はその保持データを
PWMバス２７０に出力する（第４図ニ参照）。
CAM２０１はタイミング信号線４１１がアクテ
イブな期間中の時点tbに同期して、PWMバス２
７０上のRAM１０１の保持値を取り込んで保持
する（第４図ホ参照）。 同様にして、他のCAM２０２，２０３および
２０４の一致信号線２１２，２１３および２１４
がアクテイブとなると、タイミング制御部４５０
が期間T2，T3およびT4のそれぞれに亘つてタイ
ミング信号線４１２，４１３および４１４をアク
テイブとする（第４図ヌ，ワおよびタ参照）。こ
れらタイミング信号線４１２，４１３および４１
４がアクテイブな期間RAM１０２，１０３およ
び１０４はその保持値をPWMバス２７０へ出力
する。そして、CAM２０２，２０３および２０
４がタイミング信号線４１２，４１３および４１
４がアクテイブな期間中の時点td、tfおよびthに
同期して、RAM１０２，１０３および１０４の
保持値を取り込んで保持する。 なお、CAM部２００へのデータ転送動作以外
は前述した場合の動作と同様である。 このように、PWMをRAM、CAMおよびFRC
で構成し、当該FRCのオーバーフローを利用す
ることにより、RAMおよびCAMを増設するだ
けでPWM出力端子を増設できる。 RAMおよびCAMはアレイ構造を採るため、
データカウンタに比して極めて小さいハードウエ
アとなる。また、CAMはデータバスの他に比較
専用のバスを有しているたため、データを比較す
るタイミングが自由度の大きい。従つて、多チヤ
ネルのPWMハードウエアが実現容易である。 発明の効果 以上詳述した如き本発明によれば、装置構成を
大規模とすることなく多チヤネルのパルス幅変調
出力装置を実現することができ、実用に供して極
めて効果が大きい。
第１図は、本発明の一実施例によりパルス幅変
調出力装置の構成を示すブロツク図である。第２
図は、第１図に示すCAMの単位ビツトセルの回
路構成を示す接続図である。第３図イ〜ソおよび
第４図イ〜タは、それぞれ本発明実施例における
動作を説明するためのタイミング図である。第５
図は、従来例を示す構成ブロツク図である。 （主な参照番号）、１０，２０……パルス幅変
調出力装置、１００……RAM部、２００……
CAM部、２１０……CAMセル、２１１〜２１４
……CAMの一致信号線、２２０……データ保持
部、２３０……比較部、２７０……PWMバー
ス、２８０……比較データバス、４００……フリ
ーランニングカウンタ（FRC）、４０１……オー
バーフロー信号線、４１１〜４１４……タイミン
グ信号線、５００……Ｒ−Ｓフリツプフロツプ
部、７０１〜７０４，７１１〜７１４……PWM
レジスタ、８０１〜８０４……ダウンカウンタ、
９００……周辺バス。
調出力装置の構成を示すブロツク図である。第２
図は、第１図に示すCAMの単位ビツトセルの回
路構成を示す接続図である。第３図イ〜ソおよび
第４図イ〜タは、それぞれ本発明実施例における
動作を説明するためのタイミング図である。第５
図は、従来例を示す構成ブロツク図である。 （主な参照番号）、１０，２０……パルス幅変
調出力装置、１００……RAM部、２００……
CAM部、２１０……CAMセル、２１１〜２１４
……CAMの一致信号線、２２０……データ保持
部、２３０……比較部、２７０……PWMバー
ス、２８０……比較データバス、４００……フリ
ーランニングカウンタ（FRC）、４０１……オー
バーフロー信号線、４１１〜４１４……タイミン
グ信号線、５００……Ｒ−Ｓフリツプフロツプ
部、７０１〜７０４，７１１〜７１４……PWM
レジスタ、８０１〜８０４……ダウンカウンタ、
９００……周辺バス。
Claims (1)
- 【特許請求の範囲】 １ 所定のカウントクロツクを計数するフリーラ
ンニングカウンタと、 該フリーランニングカウンタに接続されて該フ
リーランニングカウンタの値を伝達するための比
較信号線と、 パルス幅変調情報を保持する第１記憶手段と、 タイミング制御部と、 該タイミング制御部の制御によつて、前記第１
記憶手段から転送される前記パルス幅変調情報を
保持するデータ保持部と、該データ保持部に保持
される値と前記比較信号線上の値が一致した場合
には、前記タイミング制御部が出力する比較タイ
ミング信号に応じて一致検知信号を出力する比較
機能とを有する第２記憶手段と、 前記フリーランニングカウンタのオーバーフロ
ー信号に応答して出力パルスを第１の理論値に
し、前記第２記憶手段が発生する前記一致検知信
号に応答して出力パルスを第２の論理値にして、
出力パルスの論理値を反転制御してパルス出力信
号を発生する出力制御部と、 を有して構成されていることを特徴とするパルス
幅変調出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270533A JPS62130015A (ja) | 1985-11-30 | 1985-11-30 | パルス幅変調出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270533A JPS62130015A (ja) | 1985-11-30 | 1985-11-30 | パルス幅変調出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62130015A JPS62130015A (ja) | 1987-06-12 |
| JPH0476532B2 true JPH0476532B2 (ja) | 1992-12-03 |
Family
ID=17487536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60270533A Granted JPS62130015A (ja) | 1985-11-30 | 1985-11-30 | パルス幅変調出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62130015A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3286161B2 (ja) * | 1996-05-09 | 2002-05-27 | 株式会社東芝 | 電力変換装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5218541B2 (ja) * | 1974-07-31 | 1977-05-23 | ||
| JPS58182924A (ja) * | 1982-04-21 | 1983-10-26 | Hitachi Ltd | 信号発生回路 |
-
1985
- 1985-11-30 JP JP60270533A patent/JPS62130015A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62130015A (ja) | 1987-06-12 |
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