JPH0477077A - 符号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 発明は、テレビ電話等の動画１象通信や蓄積用動画像等
の符号化を行う画像符号化方式に関するものである。

（従来の技術） 従来、このような分野の技術としては、次のような文献
に記載さノするものかあった。

文献１；テレビジョン学会誌、４２Ｊ］］、）（］９８
８）大久保栄著「テレビ会議／′電話方式の国際栓型化
動向ＪＰ、１２１９ 文献２：吹抜敬彦著ｒＴＶ画像の多次元イ；ζ吋％Ｊｌ
ｌ！」（昭６３−１１−１５＞日刊］二業新聞、Ｐ、２
５２−２５６ 文献３：安田晴彦監修「画作伝送における高飛・４・符
号化技術」　（昭６２−３−３１−）　　（株）１〜リ
ケプス、Ｐ、２３１２３Ｂ 従来、テレビ会議やテレビ電話等における動画像の画１
ｇ１符号化方式には、前記文献］に記載された、テレビ
会議及びテレビ電話方式に関する国際Ｈ’−２準化の装
置の勧告案があり、それを第２ｆｋ及び第３図に示す。

第２図は、前記文献１に記載された１；１−来のテレビ
会議用Ｃ０ＤＥＣ（コープイック）の機能ブロック図で
ある。

このＣ０ＤＥＣは、符号化制御回路１を有し、それには
前処理回路２、ソース符号化回路３、ビデオマルチプレ
ックス符号化回路４、及び伝送バッファ５が接続さｈ、
その伝送バッファ５に、伝走路符号化回路６が接続され
ている。

前処理回路２ては、時間・空間フィルタにより、入力ビ
デオ信号を中間フォーマットに変換し、併せて雑音除去
フィルタリングを行う。ソース符号化回路３は、入力信
号に含まノする冗長度を除き、残りの信号を一定の誤差
の範囲内で量子化する。

ビデオマルチプレックス符号化回路４では、映像信号の
ほか、各種ブロック属性信号を可変長符号化した後、定
めらｈたデータ椹造の符号列に多重化する。伝送路符号
化回１？、６では、伝送チャネルのフォーマットに従い
、マルチメディア信号（映像、音声、データ、制御）を
ビット列に多重化する。

第３図は、第２図中のソース符号化回路３の構成フロッ
ク図である。

この回路は、減算器１０、フレーム内／間識別７回路１
１、有効／′無効判定回路１２．８×８の離散余弦変換
（以下、ｒＤＣＴＪという）回路１３、量子化回路１４
、クラス分は回ｆｆ８１５、逆量子化回路（Ｑ−１＞１
６、遅延回路（Ｔ−１＞１７、加算回路１８、動き補償
予測回路１９、及びループフィルタ２０等て構成さ〕１
でいる。なお、ｐはフレーム内／間フラグ、ｔは有７／
無効フラッグ、ｑはＤＣＴ係数の量子化インテックス、
ｑｚは量子化回路種別、■は動きベクトル、ｃ、ｌ）は
クラス、ｆはループフィルタ・オン／オフの信号である
。

このソース符号化回路の符号化アルゴリズムは、テスト
画像を定めて、その計ｘ機シミュレーション結果を比較
評価することにより、先ず、動き補償予測回路１９によ
って画素空間で動き補償フレーム間予測を行う。次に、
その予測誤差をＤ　Ｃ，Ｔ回路１３によって８×８のブ
ロックサイス′で直交変換した後、量子化回路１４を用
いて、係数空間で量子化するハイブリッド方式で構成さ
れている。

この方式は、動き補ｆδフレーム間予測１．こより、時
間的変化に関する冗長度を、直交変換符号化によって、
フレーム内の空間的変化に関わる冗長度を除く方式であ
る。

予測は通常、フレーム間予会誌か、シーンチェンジのと
きなど、映像入力がそのままＤＣＴ回路１３に加えられ
る。ループフィルタ２０は、画質改善効果か大きく、ブ
ロック毎にオン、″オフてきる。これらフレーム内／間
識別回路１１、及びループフィルタ２０のオン／オフの
ブロック属性情報は、ザイド情報として送られるので、
選択の基準は設計者の自由に任ぜられる。

変換器はプロクラマブルで、ＤＣＴ回路１３で行ってい
る。このＤＣＴ回路１３は、ハイブリッド符号化に適し
ている。つまりフレーム間予；μｍ１誤差信号に対して
も適している。一方、Ｄ　ＣＴには積和演算が必要なこ
とから、送受のＩＤＣ′ｒにおける演算方法ミスマツチ
による累積誤差が問題となる。量子化回路１４もブロク
′ラマブルである。

クラス分は回路１５は、変換係数の伝送順序を指定する
ことにより、有意係数のブロック内分布の偏りを利用す
るためのものである。

前記文献１に記載された画像符号化方式は、フレーム内
／フレーム間（以下、［インドう／インタｊという）、
ループフィルタ・オン／オフと言うように、８Ｘ８のブ
ロック毎に、いちばん情報量の少ない場合を判別して伝
送する画像符号化方式である。

この画像符号化方式における各方式を選択する判別基準
として、次式（１）、（２）を用いる方法がある。

１　　／　ｎ　　Ｘ　　ΣＸ　　　　２　−　　（１／
ｒ＋＞　　２　　ｘ　　　（ΣＸ　　　　パ・・・（２
） ここて、Ａｔは現両面の各ブロック内の画素の値、Ｘ　
　　はＸ　と同し場所の前画面のブロワｔ−１ｔ り内の画素の値を示す。

（１）式では、フレーム間の２乗の誤差足を演算し、（
２）式ではフレーム内の分散量を演算する。この（１）
、（２＞式で得た誤差足を基に、各画像符号化方式を選
択する。

前記文献１に記載されたＤＣＴ方式、及び動き補償フレ
ーム間予測（以下、ｒＭＣ，という）の手法については
、前２文献２．３に記載さｈており、以下、そノ１につ
いて説明する。

見皇里方式 画像信号の自己相関関数は負指数関数で近似できる。Ｄ
ＣＴは、この近似を行った場合の緑通直交変換（ｋａｒ
ｈｕｎｅｎ−Ｌｏｅｖｅ変換、ＫＬ変換）に近い。

従来、ハードウェアが簡単なことから重要視されていた
アダマール変換に代わって、効率を重視する立場から敢
も一般的な直交変換となり、種々の用途に採用さｈてい
る。

（ａ）ＤＣＴの定義 標本値系列Ｘ□　、　Ｘｌ　、・・・、ｘＭ−１を１ブ
ロツクとして、変換行列［ｄｋ、ｍ　］により、変換係
数ｙ□　、　Ｖｌ　、・・・、ｙ）Ｉ−１に直交変換す
るものである。

ｋ−１２・・・、λ・１−ｌ ｍ＝０　　１．　　２　　・・・、入１−１（ｂ）逆Ｄ
ＣＴ　（以下、「■ＤＣＴ」という）Ｄ　ＣＴの変換係
数［３’０　、３’１　、−、　ｙＨ−１］が与えられ
て、これからもとの信号［ｘ□　、　Ｘｌ・・、ｘ）ｌ
−１］を求める変換であり、次式のようになっている。

但し、 ｄｏＩＩｌ、ｄｋｍ；　（１）式のｒ、、１ＣＴの場合
と同様 （ｃ）ＤＣＴの物理的意味 ＤＣＴの用語の由来と物理的意味を考える。標本値系列
ｇ。６ｇ１．・・・１ｇＨ−１を、を−〇を対称軸に反
転する。この両者を合わせ／′１−２Ｍ個の標本値から
なる系列を離散的フーリエ変換（以下、ｒＤＦＴＪとい
う）する。歴木点かＴ／またけすれていること、すなわ
ち、例えばｇ。がｔ−’Ｔ”／２の標本値であることと
、１＝０に対して対称である（偶関数である）ことを考
慮すれば、Ｓｌｎの項はなくなり、次式のようになる。

十ｅｘｐ（＋　２　πｊ（ｍ＋　−）　ｋ／（２Ｍ　）
）　）ＤＦＴでは、本来のＭ個の標本値からなる系列に
対しては、Ｍ閾の複素変換係数（あるいは５ＬｒｌＣＯ
Ｓ合わせてＭ個の項）か得られる。一方、ＤＣＴでは、
２Ｍ個の標本値からなる仮想的系列に対し、２Ｍ個の項
が得らノするか、ｓｉｎか消えてＭ　ｌｌ／；１のｃｏ
ｓの項のみか残る。

欣Ｑによ泰…号化方式 この方式は、符号化対象フレーム（現フレーム）を小さ
な矩形ブロックに分割し、各ブロックに対して前フレー
ム中から最も近似度の高い部分を検出し、これを予測符
号として用いるものである。

この動きベクトルの検出説明図を第４図（ａ）〜（Ｃ）
に示す。

第４図（ａ＞は、現フレームＦｔと前フレームＦ　　　
の対応を示す図である。Ａ（ｍ、ｎ＞は現フレームＦｔ
の分割された１ブロツク、Ｂ（ｍ。

□）は前フレームＦｔ−１（ｍ、ｎ）に対応のＡ する検索対象ブロックである。Ａ（ｍ、。＋１〉はＡ（
ｍ、ｎ）”隣接７゛０ツク・Ｂ（ｍ、ｎ＋１）はＡ（ｍ
、ｎ＋１＞に対応する検索対象ブロック、’　（ｍ、　
ｎ）（０，０）　　８（ｍ、　ｎ＋１）（０，０）はブ
ロックＡ（ｍ、ｎ＞　　　　（ｍ、　。＋１〉と同、Ａ し位置で同じ大きさのブロックである。

第４図（ｂ）は、ブロックＡ（ｎ−＋、ｎ）に対応する
検索範囲、即ちＢ（ｍ、ｎ＞の大きさを示す図であ６・
８・（□、。＞（ｐ、ｑ＞はブ０ツ′Ａ（ｍ、ｎ）　　
　　（ｍ、ｎ＞内のどの部分と比較とＢ さ）ｌるかを示すフロックである。但し、ｐ、ｑはＢ・
（□、□）（。、。）の位置を中心にそ０ブロツク位置
で垂直方向にｐ、及び水平方向にｑ画素分だけ移動させ
たことを示す。

’　（ｍ、ｎ＞（ｐ、Ｑ）は、Ｂ（ｍ、ｎ）内であるか
ら、 ど　　く ｒ　１−ａ　ｐ　＝　ｒ２　、　　　Ｃ１≦ｑ≦ｃ２と
なる。ここで、ブロックＡ（ｍ　、　ｎ　）　内ノ各Ｅ
Ｆｊ素の値は、そのブロックの大きさをＩＩＶ］ｘＪＮ
とすると−Ｘｔ（ＩＭｍ＋ｉ、ＪＮｎ＋ｊ）で表わし・
比較される７′″′ツク８・（。、□＞（ｐ、ｑ）内の
各画素の値を Ｘｔ−１（ＩＭｍ十ｉ＋ｐ、ＪＮｎ＋ｊ＋ｑ）て示す。

”’（ｍ、ｎ）内でＡ（ｍ、ｎ）と最も近ｆｊｉ度の高
い部分を検出するのに、ρ、ｑを変化させ、Ａ（，１，
７，１）と８８（ｍ、。＞（ｐ、ｑ＞’差分絶対値を求
め、その値が最も小さいものを近（１−）、度の高いも
のとする。即ち、各ρ、ｑに対し、−Ｘ”（ＩＭ打＋＋
ｉ十ｐ、ＪＮ丁１＋ｊ　−ｊ−（１）・・・・・（６） の計算を行い、この計算結果か最小となる「・、ｑを求
める。このｐ、ｑを動きベクトル、８・（□、。＞（ｐ
、ｑ＞を予測信号として・符号化対象フレームとなる現
フレームＦｔのブロックＡ（ｍ、ｎ）との誤差を符号化
した方か符号化の効率を向上できる。

（発明か解決しようとする課Ｍ） しかしながら、上記構成の画像符号化方式では、インド
う／インタ判別のための２乗の累積加算器及び索積加算
の２乗回路、ＤＣＴ等のマトリクス変換及び動き補償の
ための動きベクトル検出を行うなめに、別々の専用のプ
ロセッサ、または異なるハードウェアが必要となる。そ
して、こノ１らを接続する場合、処理効率を向上させる
ために並列処理が可能となる回路構成を採用するが、そ
れによって画像符号化装置の回路構成が複雑になり、ハ
ード量（回路規模）が多く、コスト高になるという問題
があり、それを解決することか困難であった。

本発明は、前記従来技術が持っていた課題として、回路
構成の複雑化と、それによるハード址の増大及びコスト
高の点について解決した画像符号化方式を提供するもの
である。

（課題を解決するための手段） 前記課題を解決するために、第１の発明は、１フレーム
内を複数のブロックに分割し、その分割した現プロ・ツ
クと、該現ブロックを含むフレームより過去のフレーム
との比較によって動画像の符号化を行う画像符号化方式
において、評価関数値あるいは少なくとも数ビ・ソトの
乗算を行ってその乗算結果を累積加算する複数の第１の
演算回路と、前記各第１の演算回路の演算結果を累積加
算する第２の演算回路とを使用して、イントラ、／イン
タの判別に用いる２乗の累積加算演算及び累積加算の２
乗演算と、動き補償に用いる動きベクトル検出と、ＤＣ
Ｔ等のマトリクス変換とを、モード切替えによって実行
するようにしたものである。

第２の発明は、第１の発明において、前記イントラ／イ
ンタの判別（ζ用いる２乗の累積加算演算時には、前記
第１の演算回路によって入力データの各桁のピッ１〜情
報ｔこ基つき累積加算を行い、前記第２の演算回路によ
って前記第１の加算結果を桁合わせを行いながら累積加
算を行うようにしたものである。

第３の発明は、第２の発明において、前記イントラ／イ
ンタの判別に用いる累積加算の２乗演算時には、前記第
１の演算回路によって累積加算を行い、その加算結果を
該加算結果の各桁のピッ１−情報に基づき出力し、前記
第２の演算回路により、前記第１の演算回路の出力を桁
合わぜを行いながら累積加算を行うようにしたものであ
る。

第４の発明は、第２の発明において、前記マトリクス変
換の演算時には、前記第１の演算回路により、マトリク
ス係数データの各桁のヒッＩ−情報に基づき累積加算を
行い、 前記第２の演算回路により、前記第１の演算回路の加算
結果を桁合わせを行いながら累積加算するようにしてい
る。

第５の発明は、第２の発明において、前記動きベクトル
検出時には、遅延回路を用いて前記現ブロックデータを
遅延させると共に、前記第１の演算回路によって前記評
価関数値の演算処理を行わせることにより、各へりｔ・
ルに対する評価関数値を求めるようにしている。

第６の発明は、第２の発明において、前記第１の演算回
路は、係数を格納した係数メモリ、前記係数メモリの出
力を含めた１３号をモート切替え信号によって選択する
セレクタ、入力データの絶対値の差分を求める絶対値差
分器、前記セレクタの出力に基づき前記絶対値差分器の
出力に対する累積加算を行う累積加算器、及び前記累積
加算器のバスに対する出力制御を行うバスコント・ロー
ラを有している。

第７の発明は、第２又は第４の発明において、前記２乗
の累積加算演算時又は前記マトリクス演算時には、前記
第１の演算回路の割り振られた次数の低い方から順に該
第１の演算回路の演算結果を出力し、前記第２の演算回
路では、それまでの累積加算結果、つまり加算器の累積
加算結果を下位の方向にビットシフトして累積加算する
ようにしている。

第８の発明は、第２又は第４の発明において、前記複数
の第１の演算回路及び前記第２の演算回路を複数組用い
て、前記２乗の累積加算演算及びマトリクス変換の演算
を同時に複数行い、広範囲のベクｔ・ルの１■袖地演算
を行うようにしている。

第９の発明は、第２又は第５の発明（ごおいて、前記第
１及び第２の演算回路と、前記第１の演算回路の出力の
比較処理を行う比較器とを、有している。

第１０の発明は、第２又は第５の発明において、前記２
乗の累積加算演算時及び前記動きベクトル検出時には、
前記遅延回路により入力データを遅延させて、前記第１
の演算回路の出力を時間的にずらせて出力するようにし
ている。

第１１の発明は、第４又は第５の発明において、前記マ
トリクス変換の演算時及び動きベクトル検出時には、前
記遅延回路により入力データを遅延させて、前記各第１
の演算回路の出力を時間的にずらせて出力するようにし
ている。

（作用） 第１の発明によｉｔば、以上のように画像符号化方式を
構成したので、モード切替えによってイントラ／インタ
の判別に用いる２乗の累積加算演算及び累積加算の２乗
演算と、動き補償に用いる動きペクト・ル検出と、ＤＣ
Ｔ等のマトリクス変換とが、第］及び第２の演算回路等
を用いて処理さノ１、そノ′Ｌによって前記３つのモー
ドか同一のハードウェアで実現さノでる。

第２及び第３の発明では、第１の発明において、第１及
び第２の演算回路によって累積加算が行われ、インドう
／インタの判別に用いる２乗の累積加算演算が実行され
る。

第４の発明では、第２の発明において、第１及び第２の
演算回路によってマトリクス演算が実行さノする。

第５の発明では、第２の発明において、現ブロックデー
タを遅延させる遅延回路と、前記第１の演算回路の評価
関数値を求める機能とにより、各ベタ１−ルに対する評
価関数値を求め、動き補償の動きベクトル検出か実行さ
れる。

第６の発明では、第２の発明において、係数メモリ、セ
レクタ、絶対値差分器、累積加算器及びバスコントロー
ラ等によって、乗算結果を累積加算する第１の演算回路
の処理が行える。

第７の発明では、第２又は第４の発明において、第１及
び第２の演算回路を用いて、イン１〜う７／′インタの
判別に用いる２乗の累積加算演算、及びス２トリクス変
換の演算が実行さノする。

第８の発明では、第２又は第４の発明において、複数の
第１の演算回路及び第２の演算回路等でｆ３成さｈる符
号化回路を複数閏用いて、イントラ、／インタの判別に
用いる計算、及びマトリクス変換の演算が同時に実行さ
れる。

第９の発明では、第２又は第５の発明において、第１及
び第２の演算回路と比較器とを用いて、動き補償の動き
ベクトルの検出が実行さｉｚる。

第１０の発明では、第２又は第５の発明において、遅延
回路により入力データを遅延させることにより、イント
ラ／インタの判別に用いる２乗の累積加算演算が実行さ
れる。

第１１の発明では、第４又は第５の発明において、遅延
回路により入力データを遅延させることにより、マトリ
クス変換の演算か実行さノＬる。

（実施例） 第１図は、本発明の一実施例を示す画像符号化方式を用
いた画像符号化回路の構成フロック図である。

この画像符号化回路は、入力端子３０ａ、３０ｂ及び出
力端子３１１〜３１ｅを有している。入力端子３０ａと
出力端子３１ｅとの間には、レジスタからなる複数段の
遅延回路（以下、ｒＲｅ」という）・４０−１〜４０−
７カ鳴゛を続接続されている。入力端子３０１）には、
プロセッサニレメンｌ〜からなる代数の第１の演Ｑ１回
路（以下、ｒＰｅ」という＞５０−１〜５０−８の各入
力端子５１ｂがそれぞれ接続されている。初段のＰｅ５
０−１の入力端子う１ａは入力端子３０ａに接続され、
次段のＰ　ｅ　５０−２〜５０−８の各入力端子５１ａ
が、Ｒｅ４０−１〜４０−７の出力（則にそれぞれ接続
されている。各Ｐｅ５０−１〜５０−８のｌＦｔ力端子
５２は、バス６０に共通接続され、そのバス６０が累積
加算器からなる第２の演算回路（以下、ｒＡＵＪという
）６１を介して出力端子３１ａに接続さノ゛Ｌると共に
、比較器６２を介して出力端子３１ｂ〜３１ｄに接続さ
れている。

前記Ｒｅ４０−１〜４Ｃ１−７とＰｅ５０−１〜５０−
８の接続関係は、入力端子３０ａから入力されたデータ
を各Ｒｅ４０−１〜４０−７によって１クロツクずつ遅
延し、その遅延されたデータを各Ｐｅ５０　２〜５０−
８にそれぞｉｚ大入力る構成になっている。

第５図は、第１図中の各Ｐｅ５０−１〜５０８の構成ブ
ロック図である。

各Ｐｅ５０−１〜５０−８は、入力端子５１ａ。

５１ｂからの入力データの絶対値の差分を取る絶対値差
分器５３と、係数を格納するＲＯＭ　（リード・オンリ
・メモリ）等からなる係数メモリ５４とを有し、それら
がセレクタ５５に接続さノｔている。セレクタ５５は、
入力端子５１ａからの入力データ１ビツト（Ｐｅ５０−
１の場合は最下位ビ・ソトＬＳＢ）と加算モード用の論
理“１“　（またはＯ″）とを入力し、それらの入力を
モード切替信号Ｃ８によって選択し、その選択した信号
によって累積加算器５６を制御するようになっている。

累積加算器５６は、加算器５６ａ及びレジスタ５６ｂ″
′Ｃ’ｔｓ成され、絶対値差分器５３の出力とレジスタ
５６ｂの出力とが加算器５６ａの入力となり、その加算
器５６ａの出力がレジスタ５６ｂの入力となっている。

レジスタ５６ｂの出力側には、レジスタ５７及びバスコ
ント−ローラ５８を介して出力端子５２に接続されてい
る。

以上のような画像符号化回路を用いて、インドう／イン
タの判別に用いる２乗の累積加算演算を行う動作（判別
モード１）と、イントラ／インタの判別に用いる累積加
算の２乗演算を行う動作（判別モード２）と、ＤＣＴの
変換を行う動作（ＤＣＴモード）と、動きベクトル検出
を行う動作（ＭＶモード）とについて、以下説明する。

（Ｉ＞　　判別モード１ 判別モード１の時、第１図の画像符号化回路では２乗す
るデータ長が８ビットである時のブロック図を示してい
る。第５図のセレクタ５５は、モード切替信号Ｃ８によ
って入力端子５１ａからの入力データ１ビツトデータを
選択して加算器５６ａｌ＼入力する。以下、２乗の累積
加算を計算する演算手法について説明する。

２乗の累積加算の数式は、次式（７）のよう（こ変形す
ることもできる。

・・・（７） す。

（７）式に示すように、累積加算する各値の桁毎に、そ
の値のビット情報に応して累積加算をするかしないかを
制御することによって、各桁の累積加算を演算し、その
演算結果を合計して２乗の累積加算の結果を得ることが
できる。第１図の画像符号化回路において、入力データ
Ｘを８ビットデータとし、（７〉式におけるΣＸ　　、
Ｘ　　（ＩＩＩ−１Ｉ ）、　２ｎ＋−１を各Ｐｅ５０−１〜５ｏ−８で演算す
１　　□（旬 １で、同様にΣＸ　　−Ｘ　　　　の演算をＰｅ５０−
２で行い、合計８個のＰｅ５０−］〜５０８で８桁分の
演算を行う。演算終了後、各Ｆ’ｅ５０〜１〜５０−８
の演算結果の合計をＡ　Ｕ　６１で累積加算ずれば、２
乗の累積加算結果を得ることができる。この判別モート
”ｌの演算動作を↓メ下、詳細に説明する。

入力端子３０ａから入力されたデータＸ１は、入力端子
５１ａを通じてＰｅ５０−１に供給さノーする。第５図
において、入力端子５１ａから入力されたデータは、ま
ず絶対値差分器５３に入力されるが、このモード時は何
むせず、そのままの値が加算器５６ａに入力される。こ
こで、Ｐｅ５０１はΣＸ１・Ｘｌ　　の演算を行うので
、セレクタ５５では入力データの最下位ビットとつなか
つており、このビット情報によって加算を行うか否（０
）　　・ かを制御する。つまりＸ　　　か１であれば、Ｘｌ ば、加算をキャンセルする。入力端子３０ａからデータ
Ｘ１の入力が終了し、加算器５６ａでの作業か終了する
と、レジスタ５７にレジスタ５６ｂの値か格納される。

同様の動作がＰｅ５０−２でも行われる。但し、Ｐｅ５
０−１２ではΣＸ■・Ｘｌ　　の演算が行われるので、
加算器５６ａを制御する信号は、入力データの下イ立か
ら２ビツト目のビットデータＸ（１）を用いる。他のＰ
ｅ５０−３〜５０−８で■ も、Ｐｅ５０−２の時と同様、加算器５６ａを制御する
ＧＥ号が周なるだけで、同様の動作を行う。

パスコンＩ−ローラ５８では、このように他のＰｅ５０
−１〜５０−８の演算結果とバス６０上で交錯しないよ
うに制御する。各Ｐｅ５０−１〜５０−８の演算、つま
り各桁ごとの演算が終了すると、Ｐｅ５０−１の演算結
果から順に、バス６０に演算結果を出力し、累積加算器
であるＡＵ６１に入力する。このＡＵ６１は全てのＰｅ
５０　１〜５０−８の出力結果の合計と取るわけだが、
各Ｐｅ５０　１〜５０−８ごとに実際の桁か異なるので
、該ＡＵ６１では、桁合わせを行いながら累積加算を行
う。

Ｐｅ５０−１の演算結果から順に出力するこの例では、
隣合うＰｅ５０−１〜５０−８の演算結果の桁が１ピツ
Ｉ〜ずつずれているので、ＡＵ６１では、累積加算を行
うとき、加算結果の方を１ビツト下位にシフトして加算
すればよい。このようにして累積加算された結果は、出
力ｎ１子３１ａから出力して２乗の累積加算結果が得ら
れる。

（ｎ）　　判別モード２ 第１図の例では、８個のＰｅ５０−１〜５０−８がある
が、この判定モード時はＰｅ５０−１のみを用いる。従
って、他のＰｅ５０−２〜５０８内のバスコントローラ
５８は、後段のバス６０に出力しないように、コン［・
ロールさｉする。以下、第５図を用いて累積加算結果の
２乗演算を行うＰｅ５０−１の動作を説明する。

この例では、入力端子５］ａから入力データか入力され
、判別モード１の時と同様に、絶対値差分器５３で河も
せず、その＝ｉまの１直が加算８５６ａに入力さｉ−す
る。判別モート１及び後述のＤＣＴモートの時では、加
算器５６ａはセレクタ５うにより選択された制御信号（
入力端子５１ａからの入力信号又は係数メモリ５４の出
力）によって制御されるか、この判別モード２の時は、
該制御信号に関係なく、”１”（又は“○゛′）により
、入力データを累積加算する。

このようにして得らノまた累積加算結果は、しジスタ５
７に格納されると同時に、累積加算に用いられるレジス
タ５６ｂがクリアされる。このようにして得られた累積
加算結果を２乗する方法として、２乗の式を次式（８）
のように分解する。

（Ｚ・（ｚ　（０）・２゜ ＋Ｚ（１）、２１ 十Ｚ（２）・２２＋・・・ ＋Ｚ（ｍ−ｉ　　０ｍ−１ （ｚ−ｚ（０・２０ 十ｚ−ｚ１）・２１ 十ｚ−ｚ２）・２２＋・・ 十Ｚ、Ｚｍ−１）、２ｍ−１〉 −（Ｚ−Ｚ（０）・２゜ ＋（Ｚ・Ｚ（１））・２１ 十（Ｚ　−Ｚ（２））　　・２２＋・・・十（Ｚ　、Ｚ
””）、２””　） ・・（８） 但し、２の右上のかっこ内の数字は累積加算結果２の次
数、Ｚに）はその次数のピット情報を示す。

レジスタ５７に格納される累積加算結果は、パスコンｔ
・ローラ５８によってまずＺ・Ｚ（Ｏ）の演算を行う。

バスコントローラ５８では、入力さノｌね累積加算結果
の最下位ビットのビット・情報により、累積加算結果を
出力するか、零を出力するかを制御する。つまり、Ｚ（
０）が１であｈばＺを出力し、Ｚ（０）が０てあれば零
を出力する。

次にＺ−Ｚ（１）の演算が行う。パスコン１〜ローラ５
８では今度は、累積加算結果の下位から２ビツト目のビ
ットデータｚ（１）を用い、前記と同じ手法で値をバス
６０に出力する。このように累積加算結果Ｚが（ｒｎ−
１＞次であ）１ば、ｍ回、この動作を行い、値はバス６
０を通してＡＵ６Ｆで累積加算が行わノする、 このＡＵ６１では、Ｐｅ５０　１が出力する値の合計を
取るわけだが、出力する値ごとに実際の桁が異なるので
、前記判別モード１の時と同様に、ＡＵ６１では、桁合
わせを行いながら累積加算を行う。この例では、桁か小
さいものから順に、桁が１ビツトずつずれている演算結
果が出力さｈるので、ＡＵ６１ては、累積加算を行うと
き、加算結果の方を１ビツト下位にシフトして加算ずｉ
Ｌばよい。このようにして累積加算さノｔな結果は、ｉ
ｆｆ力端子３１ａから出力して累積加算の２乗結果が得
らＦむる。

（ＩＩＩ＞　　ＤＣＴモード ＤＣＴモード時、第５図におけるセレクタ５５は、判別
モード１の時とは異なり、モート切替イハ号Ｃ８によっ
て係数メモリ５４かち１ビソトテータを選択し、加算器
５６ａを制御する。以下、マトリクス変換の１行分の累
積加算の演算手法について説明する。

マトリクス変換の１行分の累積加算の式を、次式（９）
のように変形することができる。

ャ、、、　　（１）　　２１ ■ ＋ｙ　　（２）・２２＋・・ ■ 法とほぼ同様の方法を用いることができる。ここでは、
２乗の累積加算を行う時とは異なり、各入力データの各
桁のピッ［・情報ではなく、係数メモリ５４内の係数デ
ータの各桁のビ引−情報によって累苗加算器５６を制御
し、各桁の累積加勢、を演算結果を合計することて、マ
［〜リクス変換の１行゛分の演算結果を求めることかで
きる。

第１図の例では、係数データＹを８ピ・・川・データと
して、（９）式におけるΣＸ１・Ｙ　１ｆｍ−１）２＋
１１−１を各１）ｅ５０−１〜５０−８で演算する。

十（ΣＸＩ、Ｙ■ｆｍ−１）・２１１１−１）但し、Ｘ
ｌは入力データ、Ｙｌは係数メモリ５４内のマトリクス
係数データ、Ｙｌの右上のかつこ内の数字は係数データ
Ｙ　の次数、Ｙ　　　はＩ　　　　　　Ｉ その次数のビット情報を示す。

このように、２乗の累積加算を計算する演算手２て行い
、合計８個のＰｅ５０−１〜５０−８て８桁分の演算を
行う。演算終了後、各ｐ　ｅ５　Ｃ，’）１〜５０−８
の演算結果の合計をＡ（Ｊ６］で累！１′１加算してマ
トリクス変換の１行分の演算結果を得ることかできる。

以下、その動作について説明する。

入力端子３０ａから人力されたデータＸ１は、入力端子
５１ａを通してＰ　ｅ　５０−１−　（こ入力する。

第５図において、入力端子ら１ａがら入力されたデータ
は、まず絶対値差分器５３に入力されるか、このモード
時も何もせず、そのままの値が加算器５６ａに入力さノ
ーＬる。ここで、Ｐｅ５０　１がΣはΣＹ　　　の内容
が格納された係数メモリ５４■ の出力を選択し、その出力ビツト情報によって加（０）
　　、− 算を行うか否かが制御される。つまりＹ　　　か■ １であれは、Ｘｌをそれまでの累積値が格納されている
レジスタ５６ｂの値との加算を行い、Ｙｌ（０）が０で
あれば、加算をキャンセルする。

入力端子３０ａからデータＸＩの入力が終了し、加算器
５６ａでの作業が終了すると、レジスタ５７にレジスタ
５６ｂの値が格納さｈる。同様の動作が、他のＰｅ５０
−２〜５０−８でも行われる。

（ｍ−１） 但し、各Ｐｅ５０−１〜５０−８でΣＹ１の値が異なる
ので、係数メモリ５４の内容が異なる。バスコントロー
ラ５８では、このように他のＰｅ５０−１〜５０−８の
演算結果とバス６０上で交釦しないように制御する。各
Ｐｅ５０−１〜５０−８の演算、つまり各桁ごとの演算
が終了すると、Ｐｅ５０．１の演算結果から順に、バス
６０に演算結果を出力し、ＡＵ６１に入力する。このＡ
Ｕ６１は、全てのＰｅ５０−１〜５０−８の出力結果の
合計と取るわけだが、判別モード１の時と同様に、各Ｐ
ｅ５０　１〜５０−８ごとに演算結果の桁が異なるので
、該ＡＵ６１では、桁合わせを行いながら累積加算を行
う。

Ｐｅ５０−１の演算結果から順に出力するこの例では、
隣合うＰｅ５０−１〜５０−８の演算結果の桁が１ビツ
トずつずｈているので、判別モード１．２の時と同様に
、ＡＵ６１では、累積加算を行うとき、加算結果の方を
１ピット下位にシフトして加算すればよい。このように
して累積加算された結果は、出力端子３１ａから出力し
てマトリクス変換の１行分の演算結果が得らノする。

もし、この例で挙げたＤＣＴの変換が（３）式において
Ｍ＝８の場合であｈば、係数メモリ５４の異なる第１図
の画像符号化回路が８個、もしくは第５図の各Ｐｅ内で
行数分（この場合は８行分）の係数メモリ５４のデータ
を保持し上記の動作を８回繰り返すことで、１次元のＤ
ＣＴの変換を行うことかできる。また、この構成はマト
リクス演算を行えることから、各Ｐｅ内の係数メモリ５
４を追加するか、あるいは係数メモリ内容を追加するこ
とで、ＪＤＣＴ変換、並びに従来文献１に記載されてい
るフィルタの演算を実行することも可能である。

（ＩＶ）　　ＭＶモード 次に、第６図の基本ブロックと検索用ブロックを示す図
、及び第７図のＭＶ検出モード時のタイムチャートを参
照しつつ、ＭＶモード時の動作について説明する。

第１図の例では、同時に８カ所の移動ヘクトル検出が可
能である。使用さｉ−するデータは、第６図に示すよう
に、検出する基本ブロックの大きさが１６Ｘ１６であり
、検索用ブロックの大きさが２３×１６で、その位置が
基本ブロックに対応している。

第１図において、入力端子３０ａから基本ブロックデー
タＡを、入力端子３０ｂから検索用ブロックデータＢを
入力する。この入力端子３０ｂから入力さノした検索用
ブロックデータは、各Ｐｅ５０−１〜５０−８に直接入
力さノする。入力端子３０ａから入力さｉｔた基本ブロ
ックデータＡは、各Ｒｅ４０−１〜４０−７によって１
クロツクずつ遅延し、後段の各Ｐｅ５０−２〜５０−８
に入力する。各Ｐｅ５０−１〜５０−８の１つ１つが、
ベクトル候補地の演算を担当する。この例では、基本ブ
ロックと候補ブロックをＸ方向にそれぞれ４から＋３ま
で移動した場合、計８カ所の候補ブロックと基本ブロッ
クとの誤差量が計算さｔする。

誤差量の求め方は、第５図のＰｅ内で次のように計算さ
れる。入力端子５１ａから基本ブロックデータＡが、入
力端子５１ｂから検索用ブロックデータＢか入力され、
絶対値差分器５３で絶対値差分が計算され、その結果が
加算器５６ａの入力となり、累積加算が行われる。判別
モード１及びＤＣＴモードの時では、加算器５６ａはセ
レクタ５５によって選択された制御信号（入力信号５１
ａの入力データ又は係数メモリ５４の出力）によって制
御されたが、このＭＶモードの時は、該制御信号に関係
なく、“１′°（又は’ｏ”＞によって累積加算される
。

この例では、基本ブロックデータ数が２５６−１６ｘ１
６なので、その回数だけ累積加算が行われ、その加算結
果がレジスタ５７に格納されると同時に、累積加算に用
いられるレジスタ５７もクリアされる。この累積加算結
果が誤差量としてバス６０を通して比較器６２に送られ
るわけだが、そのバス６０上で、累積加算結果同士が交
錯しないように、バスコントローラう８によって制御さ
れる。

このタイムチャートが第７図に示されている。

Ｂは入力端子３０ｂから入力される検索用ブロックデー
タ、Ａ１は入力端子３０ａからＰｅ５０１に入力される
基本ブロックデータである。Ｃ１はＰｅ５０−１におい
てその時の入力データに対して演算を行うか停止するか
を制御するコントロール信号である。Ａ２はＲｅ４０−
１の出力で、Ｐｅ５０−２に入力さ）する基本ブロック
データである。Ｃ２はＰｅ５０−２においてその時の入
力データに対して演算を行うか停止するかを制御するコ
ントロール信号である。

入力端子３０ｂから入力される検索用ブロックデータＢ
は、第６図（ｂ）７．こ示すように、フロ・・ｌりの左
上１３（０，０＞から順にＢ（１，０＞、Ｂ（２，０＞
、・・・のように、縦方向に逐次入力し、Ｂ　（２２，
０＞まで入力すると、次にＢ（０，１）というように、
次の列へと連続的に入力さｈる。

入力端子３０ａから入力さｈ基本プロ・ツクデータＡ１
は、第６図（ａ）に示すように、プロ・ツクの左上Ａ（
０，０＞から順にＡ（１，０＞、Ａ（２，０＞、・・・
のように、縮方向に逐次入力し、Ａ（１５，Ｏ）まで入
力すると、−時的に入力を停止し、検索用ブロックの走
査が次の列移ったと同時に、再び次の列の基本ブロック
データＡ１の入力を開始する。即ち、入力端子３０ａ、
３０ｂから各入力データは、そノ１それ基本ブロックデ
ータＡｌ、検索用ブロックデータＢ１の列の先頭から同
期して入力さノする。

このような入力データに対して、Ｐｅ５０−１では基本
ブロックデータＡ１がＡ（１５，１５＞まで入力し、演
算が終わった時点で、（６）式（こ示したｐ−−４，ｑ
＝Ｑ、つまり Ｘｔ−１（ＩＭｍ＋ｉ−４，ＪＮｎ＋、ｊ）・・（１０
） の計算が行われたことになる。この演算結果、即ちベク
トルＰ−−３，ｑ＝ｏに対する差分絶対値の累積値は、
比較器６２に渡さノする。

Ｐｅ５０−２においても、同様の計算か行われる。但し
、入力端子３　Ｑ　ａから入力され基本ブロックデータ
Ａ１は、Ｒｅ４０−１によって１クロツクタイミングが
ずれて入力されているのでｐ−Ｂ、ｑ＝ｏ、つまり Ｘｔ−１（ＩＭｍ十ｉ−３，ＪＮｎ±ｊ）の計算が行わ
れたことになる。入力かＰｅ　５０１より１クロツクタ
イミングずノ１ているため、出力も】クロック遅れて出
力される。

このようにして各Ｐｅ５０−１〜５０−８でベクトル候
補地ｐ−−４〜＋３、ｑ＝ｏの演算を行い、その結果が
全て比較器６２に集めらｈ、そｉｔらの中から最小値を
見付け、それに対応したベクトル値も保持する。そして
全てのべりトル候補地の演算か終了した時点で、各出力
端子３１．ｃ、３１ｄに各々のベクトル値を出力すると
同時１こ、そのヘタ１ヘルに対応した誤差足も出力端子
３１ｂから出力される。

なお、第１図の画像符号化回路が複数個存在し、ある第
１図の画像符号化回路の出力端子３１ｅが、適当な量の
遅延回路を通った後に、別の第１図の画１桧符号化回路
の入力端子３０ａに接続する構成をＴｌｒｔば、より多
数のベクトル候補地の演算を、同時に行うことかできる
。

以上のように、木実施例では次のような利点を有してい
る。

第１図の画像符号化回路を時分割にしてモードを切替え
、イントラ／インタの判別に用いる２乗の累積加算及び
累積加算の２乗と、ＭＶ検出と、フィルタと、ＤＣＴ変
１負と、ＩＤＣＴ変換とを実行することかできる。その
なめ、この画像符号化回路を用いて画像符号化装置を構
成し、その画像符号化回路をモード切替えて時分割で画
像符号化処理を行えば、前記各モード時における使用す
る回路構成の多くの部分を共用できるので、画像符号化
装置全体の構成を簡略化でき、それによってハード量の
削減と低コスト化が図れる。またこの暢成は、ＤＣＴモ
ードの時、マトリクス演算を行えることから、第５図に
示されるＰｅ内の係数メモリ５４を追加するか、あるい
はその係数メモリ５４の内容を追加することにより、Ｉ
ＤＣＴ変換、フィルタ等の他のマトリクス演算にも応用
することかできる。

なお本発明は上記実施例に限定されず、例えば第１図の
Ｒｅ４０−１〜４０−７及びＰｅ５０１〜５０−８の数
を入力データのビット数に応じて他の数に変形したり、
あるいは各Ｐｅ５０−１〜５０−８の回路構成を第５図
以外の構成に変形する等、種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、第１の発明によれば、第１
及び第２の演算回路を用いてイントラ／インタの判別に
用いる２乗の累積加算演算及び累積加算の２乗演算と、
動き補償に用いる動きベクトル検出と、ＤＣＴ等のマト
リクス変換とを、モード切替えによって実行するように
したので、そのモード切替えによって各モードを時分割
で動作させれば、同一のハードで前記３つのモードを実
現できる。そのため、この画像符号化方式を例えば符号
化装置に用いれば、各モード時に使用する回路構成の多
くの部分を共用でき、それによって画像符号化装置全体
の回路栖成力櫛単になると共に、ハード量の削減と低コ
ス１〜化か期待てきる。

第２及び第３の発明によれば、第１及び第２の演算回路
を用いて累積加算動作をさせること１こより、インドう
／″インタ判別に用いる２乗の累積加算演算を的確に実
行できる。

第４の発明によれば、第１及び第２の演算回路により、
マトリクス係数データを用いて累積加算を行うことによ
り、的確な７１〜リクス演算を行うことかできる。

第うの発明によれば、遅延回路を用いて現ブロンクを遅
延させると共に、第１の演算回路により各ヘクｌ〜ルに
対する評価関数を演算させることにより、動き補償の動
きヘクｌ−ル検出が的確に行える。

第６の発明によれは、係数メモリ、セレクタ、絶対値差
分器、累積加算器及びバスコントローラ等を用いて第１
の演算回路を構成したのて、モード切替信号によってセ
レクタの出力を切替えることにより、第１の演算回路の
累積加算動作を簡単に切替えることができる。

第７の発明によれば、第］及び第２の演算回路の累積加
算動作を用いてインドう／インタの判別に用いる２乗の
累積加算演算、及びマＦ・リクス演算か簡単に実行でき
る。

第８の発明によれば、第１及び第２の演算回路等で構成
される画像符号（Ｌ回路を複数個用いて画像符号化装置
を暢成し、イン［・う／インタの判別に用いる計算及び
マトリクス変換を行う計算を各画像符号化回路で同時に
実行することにより、広範囲のべ２トルの候補地演算を
簡単かつ的確に実行することができる。

第９の発明によれば、第１及び第２の演算回路に比較器
を設けることにより、動き補償の動きへクトル検出を簡
単かつ的確に行える。

第１０の発明によれば、遅延回路を用いて入力データを
遅延させることにより、イン１〜う／インタの判別に用
いる２乗の累積加算演算と動き補償の動きベクトル検出
とを容易に実行できる。

第１１の発明によれば、遅延回路により入力データを遅
延させることにより、マトリクス演算と動き補償の動き
ペク）ヘル検出とを簡単かつ的確に行うことができる。

また前記第６の発明において、ＤＣＴモードの時にマト
リクス演算を行えることから、係数メモリを追加しなり
、あるいはその係数メモリの内容を追加することで、Ｔ
ＤＣＴ変換やフィルタ等といった他のマトリクス演算に
も応用することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す画像符号化方式を用いた
画像符号化回路の構成ブロック図、第２図は従来のテレ
ビ会議用Ｃ０ＤＥＣの構成ブロック図、第３図は第２図
中のソース符号化回路の構成ブロック図、第４図（ａ）
〜（Ｃ）は動きベクトル検出説明図、第５図は第１図中
のＰｅの構成ブロック図、第６図（ａ）、（ｂ）は基本
ブロックと検索用ブロックを示す図、第７図はＭＶ検出
モード時のタイムチャートである。 ４０−１〜４０−７＝−−−−−Ｒｅ　（遅延回路）、
５０−１〜５０−８・・・・・・Ｐｅ（第１の演算回路
）、５３・・・・・・絶対値差分器、５４・・・・・・
係数メモ１九うら・・・・・・セレクタ、５６・・・・
・・累積加算器、５８バスコントローラ、６０・・・・
・・ハス、６１（第２の演算回路）、６２・・・・・・
比較器。 Ｕ

Claims (1)

1. 【特許請求の範囲】 １、１フレーム内を複数のブロックに分割し、その分割
   した現ブロックと、該現ブロックを含むフレームより過
   去のフレームとの比較によって動画像の符号化を行う画
   像符号化方式において、評価関数値あるいは少なくとも
   数ビットの乗算を行ってその乗算結果を累積加算する複
   数の第１の演算回路と、前記各第１の演算回路の演算結
   果を累積加算する第２の演算回路とを使用して、フレー
   ム内／フレーム間の判別に用いる２乗の累積加算演算及
   び累積加算の２乗演算と、動き補償に用いる動きベクト
   ル検出と、マトリクス変換とを、モード切替えによって
   実行することを特徴とする画像符号化方式。 ２、請求項１記載の画像符号化方式において、前記フレ
   ーム内／フレーム間の判別に用いる２乗の累積加算演算
   時には、 前記第１の演算回路によって入力データの各桁のビット
   情報に基づき累積加算を行い、 前記第２の演算回路によって前記第１の演算回路の加算
   結果を桁合わせを行いながら累積加算を行う画像符号化
   方法。 ３、請求項２記載の画像符号化方式において、前記フレ
   ーム内／フレーム間の判別に用いる累積加算の２乗演算
   時には、 前記第１の演算回路によって累積加算を行い、その加算
   結果を該加算結果の各桁のビット情報に基づき出力し、 前記第２の演算回路により、前記第１の演算回路の出力
   を桁合わせを行いながら累積加算を行う画像符号化方式
   。 ４、請求項２記載の画像符号化方式において、前記マト
   リクス変換の演算時には、 前記第１の演算回路により、マトリクス係数データの各
   桁のビット情報に基づき累積加算を行い、前記第２の演
   算回路により、前記第１の演算回路の加算結果を桁合わ
   せを行いながら累積加算する画像符号化方式。 ５、請求項２記載の画像符号化方式において、前記動き
   ベクトル検出時には、 遅延回路を用いて前記現ブロックデータを遅延させると
   共に、前記第１の演算回路によって前記評価関数値の演
   算処理を行わせることにより、各ベクトルに対する評価
   関数値を求める画像符号化方法。 ６、請求項２記載の画像符号化方式において、前記第１
   の演算回路は、係数を格納した係数メモリ、前記係数メ
   モリの出力を含めた信号をモード切替信号によって選択
   するセレクタ、入力データの絶対値の差分を求める絶対
   値差分器、前記セレクタの出力に基づき前記絶対値差分
   器の出力に対する累積加算を行う累積加算器、及び前記
   累積加算器のバスに対する出力制御を行うバスコントロ
   ーラを有する画像符号化方式。 ７、請求項２又は４記載の画像符号化方式において、 前記２乗の累積加算演算時又は前記マトリクス演算時に
   は、 前記第１の演算回路の割り振られた次数の低い方から順
   に該第１の演算回路の演算結果を出力し、前記第２の演
   算回路では、演算済の累積加算結果を下位の方向にビッ
   トシフトして累積加算する画像符号化方式。 ８、請求項２又は４記載の画像符号化方式において、 前記複数の第１の演算回路及び前記第２の演算回路を複
   数組用いて、前記２乗の累積加算演算及び前記マトリク
   ス変換の演算を同時に複数行い、広範囲のベクトルの候
   補地演算を行う画像符号化方式。 ９、請求項２又は５記載の画像符号化方式において、 前記第１及び第２の演算回路と、前記第１の演算回路の
   出力の比較処理を行う比較器とを、有する画像符号化方
   式。 １０、請求項２又は５記載の画像符号化方式において、 前記２乗の累積加算演算時及び前記動きベクトル検出時
   には、 前記遅延回路により入力データを遅延させて、前記各第
   １の演算回路の出力を時間的にずらせて出力する画像符
   号化方式。 １１、請求項４又は５記載の画像符号化方式において、 前記マトリクス変換の演算時及び動きベクトル検出時に
   は、 前記遅延回路により入力データを遅延させて、前記各第
   １の演算回路の出力を時間的にずらせて出力する画像符
   号化方式。