JPH0477350B2

JPH0477350B2 -

Info

Publication number: JPH0477350B2
Application number: JP58036340A
Authority: JP
Inventors: Katsuaki Takagi; Juzo Kida; Yoshimune Hagiwara; Kazuyoshi Ogawa; Shuichi Torii
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1983-03-04
Filing date: 1983-03-04
Publication date: 1992-12-08
Also published as: JPS59161774A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、乗算型Ａ／Ｄ変換器に関し、特に積
分器の抵抗、容量の温度変動によつて生じる変換
値の変動を補償できる乗算型Ａ／Ｄ変換器に関す
るものである。

〔従来の技術〕

従来の乗算型Ａ／Ｄ変換器は、第１図に示すよ
うに、基準となる三角波電圧波形V_Dを発生する
基準波形発生回路１と、第１の入力E₁をパルス
幅変調し、第２の入力±E₂と時分割乗算して第
３の信号V_Mを発生するパルス幅変調乗算回路２
と、第３の信号V_Mを積分し、積分値に比例した
パルスP_fを発生する電圧−パルス数変換回路３
と、パルスP_fをカウントするカウンタ４とから構
成される。

基準波形発生回路１は、フリツプ・フロツプ
FF１の出力P_Dの極性により、P_D＝“１”のときは
＋V_Bを、P_D＝“０”のときは−V_Bを、積分抵抗
R₁、積分容量C₁を有する積分器A₁で積分するも
のである。ここで、入力＋V_B、−V_Bは一定電圧で
ある。したがつて、積分器A₁の出力V_Dはランプ
波形（三角波）となる。例えば、P_D＝“０”のと
きには−V_Bが積分されるため、出力V_Dは正の傾
斜を有するランプ波形となる。出力V_Dは、２つ
のコンパレータCP₁あるいはCP₂により、ある基
準電圧＋V_Lまたは−V_Lと比較される。出力V_Dが
正の傾きであれば、V_D＋V_Lとなつたときコン
パレータCP₁の出力が“１”となり、フリツプ・
フロツプFF₁がセツトされて、P_D＝“１”となる。
また、出力V_Dが負の傾きであれば、V_D−V_Lと
なつたときコンパレータCP₂の出力が“１”とな
り、フリツプ・フロツプFF₁がリセツトされて、
P_D＝“０”となる。このようにして、上述の符号
を逆にした動作、つまり負の傾斜の次は正の傾
斜、その次は負の傾斜の出力波形（ランプ波形）
が現われ、その結果、積分器A₁の出力V_Dは±V_L
を２つの頂点としてこの範囲で発振する三角波と
なる。

パルス幅変調乗算回路２では、先ず第１の入力
E₁と上記基準波形V_Dを比較するコンパレータCP₃
を備え、これによりパルス幅変調された出力P₁
を発生する。出力P₁は第２の積分器A₂の入力の
極性を所定のシーケンスにしたがつて反転させる
ための排他的論理和回路L₁を通つて出力P₂とな
つた後に、スイツチSW₂に印加される。スイツチ
SW₂には、第２の入力＋E₂、−E₂が入力してお
り、スイツチ切換え信号P₂が“１”か“０”か
により＋E₂側または−E₂側に切換えられる。こ
のようにスイツチされた信号V_Mの平均値は、２
つの信号E₁とE₂の積に比例している。

電圧−パルス数変換回路３は、上記信号V_Mを、
積分抵抗R₂と積分容量C₂を有する積分器A₂で積
分する。この出力をV_fとすると、出力V_fは２入
力E₁とE₂の積分である。この出力V_fをパルス数
に変換するためには、２つのコンパレータCP₄と
CP₅を用い、それぞれ参照電圧＋V_Rと−V_Rで比
較する。例えば、信号V_Mの平均値が負であれば、
積分器A₂の出力V_fは正の値の方向に増加する。
V_f＋V_Rに達すると、コンパレータCP₄の出力
が“１”となり、フリツプ・フロツプFF₂をセツ
トして出力P_fを“１”にする。この結果、パルス
幅変調乗算回路２における排他的論理和回路L₁
により信号P₂は信号P₁を反転したものとなり、
信号V_Mも反転する。そこから、積分器A₂の出力
V_fは逆に負の方向に向う。この繰り返しにより
積分電圧V_fをパルスP_fに変換することができる。

カウンタ４は、上記パルスP_fをカウントするも
のであり、ある時間t₁におけるカウンタ値N₁と
別の時間t₂における値N₂を読むことにより、t₁か
らt₂までの間の入力の積分値に比例する値（N₂
−N₁）を求めることができる。（t₂−t₁）を一定
時間t_aとしたとき、カウンタ４の値の差N_a＝（N₂
−N₁）は、この間の入力E₁とE₂が一定であれば
E₁×E₂に比例し、入力E₁とE₂が変化するならば
E₁×E₂の時間平均に比例する。このようにして
Ａ／Ｄ変換を行うことができる。なお、この第１
図の乗算型Ａ／Ｄ変換器の回路構成と回路動作と
は、本願出願人の先願に係わる特願昭57−130337
号明細書および図面にさらに詳細に説明されてい
る。

さて、第１図に示す回路における出力パルスP_f
の周波数を計算する。パルスP_fの周波数は、ある
単位時間におけるカウンタ４の値の変化分に等し
いので、周波数を計算すれば、Ａ／Ｄ変換器の特
性を知ることができる。

基準波形発生回路１の出力V_Dは、入力±V_Bを
積分時定数C₁×R₁で積分し、V_D＝±V_Lで折り返
した三角波であるから、出力V_D波形の傾きa_Dと
周期T_Dは、次式で表わされる。

a_D＝±V_B／C₁R₁ ……(1) T_D＝4V_L／V_B×C₁R₁ ……(2) 第１の入力E₁は、基準波形V_Dとともにコンパ
レータCP₃に入力され、パルス幅変調されるので
あるが、上記三角波周期T_Dの間において変調信
号P₁が“０”および“１”となる期間は、それ
ぞれ次のようになる。

“０”になる期間 t_P0＝２（V_L＋E₁）／V_B・C₁R₁ ……(3) “１”になる期間 T_P1＝２（V_L−E₁）／V_B・C₁R₁ ……(4) パルス幅変調度Ｒを定義すると、(3)式、(4)式を
代入して、次のようになる。

Ｒ＝t_P0−t_P1／t_P0＋t_P1＝E₁／V_L ……(5) パルス幅変調信号P₁は、排他的論理和ゲート
L₁を通つて出力P₂となる。このゲートL₁は、積
分器A₂の出力が所定の基準値に達したとき積分
方向を反転させるためのものであるから、積分動
作を考える場合には、ゲートL₁の２つの入力の
うちの１つP_fを固定しておくとよい。ここでは、
仮にP_f＝“０”とする。パルスP₂が“１”のとき
スイツチSW₂は＋E₂側に、“０”のとき−E₂側に
倒れるとすれば、アナログ・スイツチの出力V_M
は、t_P0の期間−E₂，t_P1の期間＋E₂のパルス波形
となる。出力V_Mは積分されるので、平均値に関
して考えればよい。いま、平均値をV〓_Mとすれば、
次の式で表わされるように、V〓_Mは入力E₁とE₂に
比例する。

V〓_M＝t_P0−t_P1／t_P0＋t_P1×（−
E₂）＝−RE₂＝−E₁E₂／V_L……(6) アナログ・スイツチSW₂の出力である積信号
V_Mは積分時定数C₂×R₂をもつ積分器A₂で積分さ
れ、積分電圧V_fが±V_Rに達すると、コンパレー
タCP₄およびCP₅により検出されて、フリツプ・
フロツプFF₂、排他的論理和ゲートL₁およびアナ
ログ・スイツチSW₂を介して極性が反転される。
この結果、もし入力E₁，E₂が一定であれば、積
分器A₂の積分電圧V_fは、次の式の平均傾きa_fと
周期T_fで発振する波形となる。

a_f＝±E₁E₂／C₂R₂V_L ……(7) T_f＝4V_LV_R／E₁E₂・C₂R₂ ……(8) パルスP_fの周期は積分電圧V_fの周期T_fに等し
いので、上式(8)で表わされる。また、パルスP_fの
周波数F_putは、積分電圧V_fの周期T_fの逆数である
から、次式(9)となる。

F_put＝E₁E₂／4V_LV_RC₂R₂ ……(9) さて、ここで入力E₁とE₂の積の係数を考える
と、電圧V_LとV_Rは基準電圧であり、外部から入
力する方法、あるいは発生回路の工夫により温度
変動を少なく抑えることができる。しかし抵抗値
R₂と容量値C₂、特に抵抗値R₂はLSI上に作る場
合には、100ppm／℃以上の温度依存性を有する。
したがつて、出力周波数F_putは、温度により変動
しやすいという欠点を持つている。

〔発明の目的〕

本発明の目的は、このような従来の欠点を改善
し、抵抗や変動が温度により変動しても、温度に
依存しない出力パルスを発生させることが可能な
乗算型Ａ／Ｄ変換器を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明の乗算型Ａ／
Ｄ変換器は、第１の積分器を用いて基準波形を発
生する手段と、上記基準波形で第１の入力をパル
ス幅変調する手段と、上記パルス幅変調の出力に
より第２の入力をパルス幅変調して、上記第１の
入力と第２の入力の積を表わす第３の信号を出力
する手段と、上記第３の信号を第２の積分器で積
分し、積分値に比例したパルスを発生するパルス
数変調手段とを有するＡ／Ｄ変換器において、実
質的に温度に依存せず、あらかじめ定められた周
期で発振する基準発振器から供給されたパルスを
用いて、あらかじめ設定された正および負電圧を
上記第１の積分器に入力する手段を備えることに
特徴がある。

本願で提案される発明のうちの代表的な発明
は、第１のスイツチ手段SW₁の第１入力と第２入
力とにあらかじめ設定された正電圧＋V_Bと負電
圧−V_Bとをそれぞれ印加し、第１のスイツチ手
段SW₁の制御入力に制御パルスを印加して、第１
のスイツチ手段SW₁の出力を第１積分抵抗R₁を
介して第１積分器A₁の負相入力に印加し、第１
積分器A₁の出力と負相入力と間に第１積分容量
C₁を接続することにより、第１積分器A₁の出力
より基準三角波形V_Dを出力する基準波形発生回
路１と、第１の入力E₁と基準波形発生回路１から出力
された基準三角波形V_Dとを第１コンパレータCP₃
により比較し、第２スイツチ手段SW₂の第１入力
と第２入力とに第２の入力の正電圧＋E₂と負電
圧−E₂とをそれぞれ印加し、第２のスイツチ手
段SW₂の制御入力を第１コンパレータCP₃のパル
ス幅変調出力P₁に基づいて制御することにより、
第２のスイツチ手段SW₂の出力から第１の入力
E₁と第２の入力E₂との積に比例したパルス幅変
調乗算回路２と、上記第２のスイツチ手段SW₂の出力を第２積分
抵抗R₂を介して第２積分器A₂の負相入力に印加
し、第２積分器A₂の出力と負相入力との間に第
２積分容量C₂を接続することにより、第２積分
器A₂の出力より第３の信号V_Mの積分値に比例し
たパルスP_fを出力する電圧−パルス数変調回路３
とを具備してなり、上記第１のスイツチ手段SW₁の制御入力に印加
される制御パルスは、実質的に温度に依存せず、
あらかじめ定められた周期で発振する基準発振器
から供給されたパルスであることを特徴としてい
る。

第１図の従来の回路においては、温度上昇があ
つても、第１積分器A₁の出力の最高値＋V_L，最
小値−V_Lの絶対値｜V_L｜がほぼ一定の値に維持
されていたため、温度上昇による第１積分抵抗
R₁の抵抗値の増大によつて基準波形発生回路１
から出力される基準三角波形V_Dの周期T_Dが増大
して、出力の周波数が温度により変動しやすいと
言う欠点がある。これに対して、本願の代表発明
によれば、パルス幅変調乗算回路２の第２のスイ
ツチ手段SW₂のスイツチ切換制御は実質的に温度
依存性のない周期T_Dを有するパルスP_Tによつて
制御されているので、温度上昇があつても第１積
分器A₁の出力の最高値＋V_L，最低値−V_Lの絶対
値｜V_L｜がその分だけ減少して、温度上昇によ
る第１積分抵抗R₁の抵抗値が増大しても、前式
（２）により示される周期T_Dはほぼ一定の値とな
つて、出力周波数の温度変動を低減することがで
きる。

すなわち、本発明においては、基準三角波形の
発生のための正電圧と負電圧のスイツチングを実
質的に温度依存性のない基準発振器から供給され
るパルスにより制御することにより、基準三角波形の出力電圧に積分抵抗の温度依
存性を持たせ、引いては基準三角波形による第
１の入力のパルス幅変調信号のパルス幅変調度
も積分抵抗の温度依存性を持たせるようにし、一方、第１の入力と第２の入力の積に比例し
たパルス幅変調出力のCR付分により得られる
積分値も積分抵抗の温度依存性を持たせ、基準三角波形による第１の入力パルス幅変調
信号のパルス幅変調度の積分抵抗による温度依
存性とパルス幅変調出力の積分値の積分抵抗に
よる温度依存性とを相殺するというものであ
る。

本発明のその他の目的と特徴は、以下の実施例
により明らかとなろう。

〔発明の実施例〕

以下、本発明の原理および実施例を、図面によ
り説明する。

本発明の乗算型Ａ／Ｄ変換器は、基準波形の周
波数を一定に保持することによつて、積分容量お
よび抵抗の温度等による変動により生ずるＡ／Ｄ
変換値の変動をなくすものである。次に、その原
理を述べる。

出力周波数F_putは、前式(9)で表わされる。この
式の分母には、第２の積分器の時定数C₂R₂が含
まれている。そこで、この式に第１の積分器の時
定数C₁R₁を導入するために、この式における三
角波の基準電圧V_Lを前式(2)を用いて消去する。

F_put＝C₁R₁E₁E₂／C₂R₂V_BV_RT_D ……(10) 上式(10)において、第１の積分器の時定数C₁R₁
と、第２の積分器の時定数C₁R₂とは同一チツプ
上に作られた素子によるものであるから、温度差
の変化に対して比例して変動する。また、電圧
V_BおよびV_Rは一定値を供給することが可能であ
る。したがつて、パルスP_fの周波数F_putが、ある
入力電圧の積E₁E₂に対して一定値となるために
は、上式(10)より基準波形の周期T_Dを温度等の変
化にかかわらず一定にすればよい。なお、一定の
周期のパルスを供給することは、比較的簡単であ
る。

結局、本発明では、基準波形を一定の周期で発
振させるようにすれば、温度等によつて積分時定
数が変化しても、安定な出力が得られることに着
目して、温度に依存しない出力パルスを発生する
乗算型Ａ／Ｄ変換器を実現している。

第２図は、本発明の第１の実施例を示す基準波
形発生回路の構成図である。

第２図には、基準波形V_Dの発生回路１のみを
示しているが、その他の回路２，３，４は第１図
の構成と同一であるので記載を省略する。

外部から入力されるパルスP_Tは、基準波形V_D
の周波数を決めるものであつて、水晶発振器等
（図示せず）の発振手段から供給され、温度に依
存されずに一定の周波数を有するものである。パ
ルスP_Tが“１”のときに、スイツチSW₁が＋V_B
に接続されるものとすれば、積分器A₁の出力V_D
は−V_B／（C₁R₁）の傾きで負の方向に変化する。
次に、一定期間T_D／２の後、P_Tが“０”となる
とスイツチSW₁は−V_B側に接続され、積分器A₁
の出力V_Dは＋V_B／（C₁R₁）の傾きで正の方向に
変化する。このようにして、出力V_Dから一定周
期T_Dで発振する三角波状の基準波形が得られる。
この基準波形を用いれば、本発明の原理で述べた
ように、積分容量C₁および抵抗R₁の変動によら
ない安定なパルス出力が得られる。すなわち、第
２図の実施例では、パルス幅変調乗算回路２のス
イツチSW₂のスイツチ切換制御は実質的に温度依
存性の無い周期T_Dを有するパルスP_Tにより制御
されている。

従つて、温度上昇による抵抗値R₁の増大があ
つても、前式(2)から積分器A₁の出力の最高値＋
V_L、最低値−V_Lの絶対値｜V_L｜がその分だけ減
少して、温度上昇にもかかわらず前式(2)によつて
示される周期T_Dがほぼ一定の値となつているこ
とがわかる。

一方、第１図の従来回路においては、温度上昇
があつても、積分器A₁の出力の最高値＋V_L、最
低値−V_Lの絶対値｜V_L｜はほぼ一定の値に維持
されていたため、温度上昇による抵抗R₁の増大
によつて周期T_Dが増大して、前述の如き欠点を
生じていたものである。

なお、第２図の回路において、基準波形V_Dの
中心電圧、すなわち時間平均した電圧値は、パル
スP_Tのパルス幅、積分器アンプA₁のオフセツト
電圧により変動し易い。このことは、Ａ／Ｄ変換
におけるオフセツト電圧成分あるいは入力可能電
圧範囲の減少となつて現われてくるため、好まし
くない。

次に、この点を改良した回路を説明する。

第３図は、本発明の第２の実施例を示す基準波
形発生回路の構成図である。

第３図においては、第２図の回路の積分器アン
プA₁の正相入力端に、コンパレータCP₁、積分器
A₃、積分容量C₃、積分抵抗R₃およびスイツチ
SW₃から構成される回路の出力V_OFFを印加し、ス
イツチSW₃にパルスP_T2を印加するものである。
電圧V_OFFは、積分器A₁の正相入力端の電圧を制
御して、基準波形出力V_Dの中心電圧がOV付近に
なるように動作する。

第４図は、第３図の動作タイムチヤートであ
る。

第４図に示すように、パルスP_Tは、パルス幅
がパルス周期の1/2となるような周期T_Dの制御信
号であり、このパルスP_Tによる積分器A₁の動作
は第２図で説明したとおりである。積分器A₁の
出力V_Dは、基準値がOVに設定されたコンパレー
タCP₁により比較される。コンパレータCP₁の出
力P_Zは、V_D＞０であれば＋V_ccに、またV_D＜０で
あれば−V_ssになる。ここでV_cc，V_ssはあらかじ
め定められた電圧値であり、ここでは回路に印加
されている電源電圧になつているが、これに限定
されることはなく、さらに出力V_Dを増幅した電
圧であつてもよい。一方、パルスP_T2は、積分器
A₁の出力V_Dの正および負のピークの中間電圧を
サンプリングする信号である。したがつて、パル
スP_Tが“１”あるいは“０”となる期間におけ
る各々の中央で短かい幅だけ“１”となるものと
する。スイツチSW₃は、パルスP_T2が“１”のと
きのみオンする。したがつて、積分器A₃には、
出力V_Dが正のピークから負のピークに、あるい
はその逆の負のピークから正のピークに、それぞ
れ変化するときの中間付近における電圧が正であ
るか、あるいは負であるかによつて、出力P_Zが
＋V_ccあるいは−V_ssと変化する電圧が入力され
る。この出力P_Zは、積分器A₃により積分されて、
出力V_OFFとなる。第４図の最下段の三角波形で示
すように、出力V_Dの中心電圧がOVであれば実線
の波形１０となり、このとき出力V_OFFはパルス
P_T2が“１”となる位置で僅かな変化を示すが、
その他の期間では一定値を保つ。しかし、出力
V_Dが第４図の破線の波形２０で示すように、中
心電圧がOVからはずれている場合には、出力
V_OFFは破線のように変化し、積分器A₁にオフセ
ツトに相当する電圧を加えることになる。このよ
うにして出力V_Dは再び中心電圧がOVに安定す
る。

第５図は、本発明の第３の実施例を示す基準波
形発生回路の構成図である。

乗算型Ａ／Ｄ変換器における他の部分は、第１
図に示す回路と同一である。第５図の回路は第２
図の回路の改良型であつて、基準波形V_Dをある
基準電圧±V_Lで比較するコンパレータCP₁，CP₂
と、論理回路L₂，L₃，DL，FF₁および積分器A₁
の入力をオン・オフするスイツチSW₄から構成さ
れる回路を、第２図の回路に付加したものであ
る。

第３図では、基準波形V_Dの中心電圧をアナロ
グ出力V_OFFにより、OV付近に保持させる方法を
用いるのに対して、第５図では、デイジタル的論
理手段により基準波形V_Dの中心電圧をOV付近に
固定できるようにしている。

第６図は、第５図の回路の動作タイムチヤード
である。

パルスP_Tは、第２図の場合と同じく、周期T_D
が一定で、パルス幅がT_Dの1/2であるような制御
信号入力である。いま、パルスP_Tが“０”から
“１”に変化した場合を考える。このとき、スイ
ツチSW₁は−V_B側から＋V_B側に切換わる。遅延
回路DLは、パルスP_Tをある期間だけ遅らせるも
のであり、パルスP_Tの周期T_Dに比べて十分に短
かく、かつ積分器A₁の出力V_Dがある基準電圧±
V_Lの範囲からはずれていたとしても十分戻り得
るだけの期間が遅延される。したがつて、EOR
ゲートL₂は、パルスP_Tが変化してから遅延回路
DLの遅延時間だけ“１”になり、直ちに“０”
に戻るようなパルスP_TUを発生させる（第６図の
P_TU参照）。パルスP_TUは、セツト・リセツト型フ
リツプ・フロツプFF₁のセツト端子に入力し、フ
リツプ・フロツプFF₁の出力パルスP_Xを“１”に
する。なおこの例ではフリツプ・フロツプFF₁と
してセツト優先型を仮定している。このパルス
P_Xは、スイツチSW₄をオンする。スイツチSW₄
がオンすることにより、積分器A₁に＋V_B入力が
印加され、積分器A₁により積分される。積分さ
れた出力V_Dは、第６図のV_Dで示すように、負の
傾きを持つた波形となる。出力V_Dがある基準電
圧±V_Lの間にあれば、コンパレータCP₁とCP₂の
出力はともに“０”であり、この状態を維持する
が、出力V_Dが例えば−V_Lに達すると、コンパレ
ータCP₂の出力が反転して“１”になる。出力
P_CVは、フリツプ・フロツプFF₁のリセツト端子
に入力されており、出力P_CVが“１”になると、
フリツプ・フロツプFF₁の出力パルスP_Xは“０”
となる（第６図のP_X参照）。出力パルスP_Xが
“０”になると、スイツチSW₄は遮断されるので、
積分器A₁による積分は停止する。その結果、積
分器A₁の出力V_Dは、ある基準電圧−V_Lに達した
時点で一定値となる。この状態は、次にパルス
P_Tが“１”か“０”に変化するまで続き、その
後同じような経過をたどつて出力V_Dがある基準
値＋V_Lに達し、一定値となる。このような動作
が交互に繰り返されることによつて得られる基準
波形V_Dは、第６図のV_Dに示すような台形波とな
る。この波形は、パルスP_Tが変化すると、常に
ある基準電圧−V_Lあるいは＋V_Lから正、あるい
は負の一定の傾きを持つて変化する波形である。
したがつて、基準波形の中心電圧は、常にOV付
近に保持される。この波形は三角波ではないが、
第１図における入力信号E₁の変化する範囲をあ
る基準値±V_Lの範囲内としている限り、三角波
と等価である。なお、第６図の破線V_Dで示した
波形は、積分器A₁の積分時定数C₁R₁が小さくな
つた場合の基準波形V_Dである。このように、積
分時定数が変化しても、常に一定の周期で、かつ
中心電圧がOV付近であるような基準波形を得る
ことができる。

第７図は、本発明の第４の実施例を示す基準波
形発生回路の構成図である。

第７図の回路は、第３の実施例、つまり第５図
の回路を変形したものである。すなわち、第５図
におけるスイツチSW₁とSW₄を結合してスイツチ
SW₁₁およびSW₁₂に置き替えた点、コンパレータ
CP₁とCP₂を１個にしてコンパレータCP₁₂とスイ
ツチSW₅に置き替えた点、およびこれに伴う論理
の変更が第５図と異なる点である。

第８図は、第７図の回路の動作タイムチヤート
である。

パルスP_Tが“０”から“１”に変化したとき、
パルスP_TUがある期間“１”となつて、フリツ
プ・フロツプFF₁の出力P_Xが“１”になる動作
は、第５図の第３実施例の場合と同じである。

パルスP_Tが“１”であれば、アンド・ゲート
L₅とL₆のうち、L₅の出力P_X1が“１”となり、一
方パルスP_TはインバータL₇で反転されるので、
アンド・ゲートL₆の出力P_X2は“０”となる。ス
イツチSW₁₁は、出力P_X1が“１”であるためオン
となるが、他方のスイツチSW₁₂は出力P_X2が
“０”となるためオフ状態となる。このようにし
て、積分器A₁には、電圧＋V_Bが印加され、これ
が積分される。このとき、スイツチSW₅はパルス
P_Tが“１”であるため基準電圧−V_L側に接続さ
れ、スイツチSW₅の出力V_LXは−V_Lとなる。した
がつて、コンパレータCP₁₂の出力パルスP_Lは、
出力V_Dを基準電圧−V_Lと比較した結果であり、
出力V_Dが−V_Lより大きい間はパルスP_Lは“１”
を保持するが、出力V_Dが−V_Lに達するとパルス
P_Lは“０”に変化する。排他的論理和ゲートL₄
は、コンパレータ出力P_LとパルスP_Tの排他的論
理和をとり、パルスP_CVを出力する。いま、パル
スP_Tは“１”であるから、パルスP_CVは最初
“０”であり、次に“１”に変化する。パルスP_CV
が“１”となると、フリツプ・フロツプFF₁がリ
セツトされるので、パルスP_Xは“０”となる。
パルスP_Xが“０”になると、アンド・ゲートL₅
とL₆がともに閉じるため、パルスP_X1とP_X2はい
ずれも“０”となつて、スイツチSW₁₁とSW₁₂は
いずれもオフし、積分は停止する。次に、パルス
P_Tが“１”から“０”に変化すると、スイツチ
SW₅は基準電圧＋V_L側に接続されて、その出力
V_LXは＋V_Lとなり、フリツプ・フロツプFF₁はセ
ツトされてパルスP_Xは“１”となり、アンド・
ゲートL₆が開くためスイツチSW₁₂がオン状態と
なり、積分器A₁には−V_Bが印加される。このよ
うにして、第８図の曲線V_Dで示すように、出力
V_Dは積分されて＋V_Lまで達する。ここで、再び
積分は停止される。この動作を交互に繰り返し
て、第８図にV_Dで示す台形状の基準波形が得ら
れる。

なお、第５図、第７図に示す実施例では、出力
V_Dの積分停止状態のとき、積分器A₁の入力を断
にしているが、これをOVに接続するようにして
も全く同じ効果が得られる。また、本発明は、第
１図のパルス幅変調回路２にオフセツト・キヤン
セル機構を付加したもの、あるいはパルス幅変調
回路にリセツト回路を付加したもの等に対して
も、全く同じようにして適用可能である。

〔発明の効果〕

以上説明したように、本発明によれば、基準波
形を一定の周期で発振させるので、温度等により
積分時定数が変化しても、安定な出力パルスを発
生させることができ、集積回路化する上で効果が
きわめて大きい。

【図面の簡単な説明】

第１図は従来の乗算型Ａ／Ｄ変換器の回路構成
図、第２図は本発明の第１の実施例を示す基準波
形発生回路の構成図、第３図は本発明の第２の実
施例を示す基準波形発生回路の構成図、第４図は
第３図の回路の動作タイミング・チヤート、第５
図は本発明の第３の実施例を示す基準波形発生回
路の構成図、第６図は第５図の回路の動作タイミ
ング・チヤート、第７図は本発明の第４の実施例
を示す基準波形発生回路の構成図、第８図は第７
図の回路の動作タイミング・チヤートである。１……基準発生回路、２……パルス幅変調乗算
回路、３……電圧−パルス数変換回路、４……カ
ウンタ、FF₁，FF₂……フリツプ・フロツプ、
CP₁，CP₂，CP₃，CP₄……コンパータ、A₁，A₂
……積分器、SW₁，SW₂，SW₃，SW₄，SW₅……
スイツチ、L₁，L₂，L₃，L₄，L₅，L₆，L₇……論
理ゲート。

Claims

【特許請求の範囲】１第１のスイツチ手段の第１入力と第２入力と
にあらかじめ設定された正電圧と負電圧とをそれ
ぞれ印加し、該第１のスイツチ手段の制御入力に
制御パルスを印加して、該第１のスイツチ手段の
出力を第１積分抵抗を介して第１積分器の負相入
力に印加し、該第１積分器の出力と該負相入力と
の間に第１積分容量を接続することにより、該第
１積分器の該出力より基準三角波形を出力する基
準波形発生回路と、第１の入力と上記基準波形発生回路から出力さ
れた上記基準三角波形とを第１コンパレータによ
り比較し、第２のスイツチ手段の第１入力と第２
入力とに第２の入力の正電圧と負電圧とをそれぞ
れ印加し、該第２のスイツチ手段の制御入力を該
第１コンパレータのパルス幅変調出力に基づいて
制御することにより、該第２のスイツチ手段の出
力から上記第１の入力と上記第２の入力との積に
比例したパルス幅変調された第３の信号を出力す
るパルス幅変調乗算回路と、上記第２のスイツチ手段の出力を第２積分抵抗
を介して第２積分器の負相入力に印加し、該第２
積分器の出力と該負相入力との間に第２積分容量
を接続することにより、該第２積分器の該出力よ
り上記第３の信号の積分値に比例したパルスを出
力する電圧−パルス数変換回路とを具備してな
り、上記第１のスイツチ手段の上記制御入力に印加
される上記制御パルスは、実質的に温度に依存せ
ず、あらかじめ定められた周期で発振する基準発
振器から供給されたパルスであることを特徴とす
る乗算型Ａ／Ｄ変換器。２上記電圧−パルス数変換回路の上記第２積分
器の上記出力は基準電圧の正電圧と負電圧とがそ
れぞれ印加された第２コンパレータと第３コンパ
レータに印加され、該第２コンパレータの出力と
該第３コンパレータの出力とはフリツプフロツプ
のセツト端子とリセツト端子とに印加され、該フ
リツプフロツプの出力から上記第３の信号の上記
積分値に比例した上記パルスを出力する一方、上
記フリツプフロツプの上記出力と上記第１コンパ
レータの上記パルス幅変調出力との排他的論理和
信号が上記第２のスイツチ手段の上記制御入力に
印加されることを特徴とする特許請求の範囲第１
項記載の乗算型Ａ／Ｄ変換器。３上記基準発振器は、水晶発振器であることを
特徴とする特許請求の範囲第１項または第２項記
載の乗算型Ａ／Ｄ変換器。